6核MPSoC原型設(shè)計(jì).pdf

1、近年來(lái)，使用MPSoC代替?zhèn)鹘y(tǒng)的單處理器系統(tǒng)，在提高系統(tǒng)并行性方面顯示出了巨大的優(yōu)勢(shì)。提高SoC性能有四大技術(shù)發(fā)展方向：提高架構(gòu)執(zhí)行效率、多核設(shè)計(jì)、擴(kuò)展性設(shè)計(jì)、深層次的功能整合。其中如何提高系統(tǒng)擴(kuò)展性設(shè)計(jì)又成為多處理器系統(tǒng)芯片設(shè)計(jì)的關(guān)鍵。擴(kuò)展性設(shè)計(jì)的含義不只是系統(tǒng)中處理器數(shù)目的多少，也不僅僅是系統(tǒng)芯片可達(dá)到接近線性的加速比。擴(kuò)展性是一種技術(shù)，而且是一種設(shè)計(jì)原則。 本論文在已有的層次化總線通訊架構(gòu)的基礎(chǔ)上，設(shè)計(jì)了基于層次化總線通訊

2、架構(gòu)的6核MPSoC原型芯片，進(jìn)行了資源擴(kuò)展的研究以及多核間通訊總線可獨(dú)立擴(kuò)展的研究。層次化總線通訊架構(gòu)包含本地子系統(tǒng)通訊層次和全局通訊層次。本地子系統(tǒng)通訊層次負(fù)責(zé)處理器與本地存儲(chǔ)器之間的通訊，全局通訊層次實(shí)現(xiàn)處理器對(duì)共享模塊的訪問(wèn)。 本論文的研究工作受到以下項(xiàng)目的資助： 1.國(guó)家自然科學(xué)基金資助項(xiàng)目"集成電路NoC低功耗通訊協(xié)議棧基礎(chǔ)研究"(項(xiàng)目編號(hào):60576034)2.教育部博士點(diǎn)基金資助項(xiàng)目"集成電路NoC中OC

3、N關(guān)鍵技術(shù)研究"(項(xiàng)目編號(hào):20050359003)3.安徽省自然科學(xué)基金資助項(xiàng)目"嵌入式多核SoC基礎(chǔ)研究“（項(xiàng)目編號(hào)：070412031） 論文的主要內(nèi)容和取得的成果如下： 1)在RTL級(jí)設(shè)計(jì)了6核MPSoC系統(tǒng)架構(gòu)，重點(diǎn)闡述了基于雙層總線的片上通訊架構(gòu)的擴(kuò)展平臺(tái)，并詳細(xì)介紹了各子模塊的擴(kuò)展性設(shè)計(jì)方法。在給出設(shè)計(jì)思路的同時(shí)，論文進(jìn)行了大量仿真驗(yàn)證實(shí)驗(yàn)。仿真結(jié)果表明，該通訊架構(gòu)的擴(kuò)展性設(shè)計(jì)滿足了多處理器系統(tǒng)基本通訊功能

4、的要求。當(dāng)系統(tǒng)架構(gòu)中擁有多個(gè)處理器的時(shí)候，各個(gè)處理器可借助該總線進(jìn)行通訊，從而實(shí)現(xiàn)高效的任務(wù)協(xié)作。 2)以ALTERA公司StratixⅡEP2S180開(kāi)發(fā)平臺(tái)為目標(biāo)，對(duì)6核MPSoC進(jìn)行FPGA原型驗(yàn)證。以流水矩陣乘法為例，研究原型芯片在不同工作負(fù)載下的加速比變化。整個(gè)系統(tǒng)(包括硬件和應(yīng)用程序)下載到單顆StratixⅡ EP2S180器件上，工作頻率為60MHz。FPGA資源利用率為52％，存儲(chǔ)單元占用率為24％。 3)實(shí)驗(yàn)