Golay碼-卷積碼在數(shù)字集群系統(tǒng)中的應用研究.pdf

1、伴隨著民用蜂窩移動通信向第三代的過渡,集群通信正在實現(xiàn)由模擬通信向數(shù)字通信的轉變時期.作為專用移動通信系統(tǒng)的數(shù)字集群系統(tǒng),秉承了數(shù)字通信的優(yōu)點,又有別于民用的蜂窩移動移動通信.本論文的目的是對擴展Golay碼和卷積碼在集群通信中應用及其FPGA實現(xiàn)的研究.作為一種專用集成電路的FPGA,在數(shù)字通信系統(tǒng)中得到了廣泛應用.集群通信系統(tǒng)中用來傳送信令的(23,12)Golay碼最小距離為7,具有較強的糾錯能力,譯碼采用伴隨式譯碼.由于錯誤圖樣

2、表占用了太多的存儲空間,因而把其放在FPGA之外,從而方便地使編譯碼統(tǒng)一為一個共用的方案,節(jié)省了邏輯資源.FPGA和PC并口通信的測試結果驗證了Golay碼編譯碼器實現(xiàn)方案的正確性.話音數(shù)據(jù)的傳送采用卷積碼.對(2,1,2)卷積碼的Viterbi譯碼,根據(jù)模塊化設計原則,采用把譯碼過程分為八個功能模塊的FPGA實現(xiàn)方案.由實現(xiàn)結果可知,盡管采用了全并行的實現(xiàn)方案,但性能較差,時鐘頻率太低.通過加入多級流水線以及其他優(yōu)化措施,對于多種折衷

3、結果的對比并參考Xilinx的Viterbi譯碼器的IP Core的實現(xiàn)結果,得到了在63.103MHz的綜合后最高頻率和占用205個Slice邏輯資源的較合理的折衷結果.對于(2,1,6)卷積碼,由于有較多的數(shù)據(jù)交換,為提高速度必須使用FPGA內(nèi)部的塊RAM.為了節(jié)省資源和平衡速度,采用了一種并串折衷的方案.由于(2,1,6)碼有64個狀態(tài),因此利用并行的每組4個ACS過程,然后串成64/4=16組來處理.按照這種思想,實現(xiàn)的(2,1