一種降低工藝、電源、溫度對同步開關噪聲影響的電路結構.pdf

1、本文在大量的文獻調研的基礎上，采用DPLL，對集成電路大規(guī)模生產(chǎn)中，減少PVT對SSN的影響。 論文的主要研究工作和創(chuàng)新結果，摘要如下： 1、在對集成電路大規(guī)模生產(chǎn)中，SSN及其在存儲器輸出驅動電路中的重要性，進行詳細闡述的基礎上，深入分析了SSN和輸出驅動電路速度的關系，同時介紹了已有的優(yōu)化SSN和速度的方案。在此基礎上，本文指出了優(yōu)化SSN的瓶頸在于減少PVT對SSN的影響。 2、在詳細分析DLL在輸出驅動電

2、路中已有的應用(控制輸出數(shù)據(jù)速度變化范圍)的基礎上，提出了創(chuàng)新的結構：采用DPLL來降低PVT對SSN的影響，并通過仿真和實驗進行了驗證。 3、采用上述創(chuàng)新的方案，對同步時鐘存儲器進行了設計，主要工作包括鎖相環(huán)電路中，鑒相器、電荷泵、低通濾波器、壓控振蕩器的設計以及LDO放大器的設計。仿真結果證明，采用DPLL，可以將輸出驅動電路的SSN降低50％。 4、在異步時鐘存儲器中，由于沒有外部時鐘，要采用DPLL降低SSN，需

3、要電路內部產(chǎn)生非晶振，較穩(wěn)定時鐘。論文對此進行了設計，并且通過仿真，這種時鐘的頻率變化在不同的PVT下有56％左右，而一般由CMOS器件組成的環(huán)形振蕩器有290％的變化。在上述情況下，采用DPLL仍能使輸出驅動電路的SSN降低。 5、在電路設計的基礎上，本論文充分考慮了版圖設計中關于對稱性、連線、和電源布局對電路性能的影響，并完成了版圖的設計。 最后，論文對如何采用新技術來降低集成電路大規(guī)模生產(chǎn)中，PVT對SSN的影響進