六邊形FPGA互連結(jié)構(gòu)和抗輻射布線算法研究.pdf

1、FPGA憑借其現(xiàn)場可編程特性，具有設計風險低、上市周期短以及靈活性好等優(yōu)點，因此被廣泛應用于數(shù)字電路設計領域。而FPGA為此付出的代價是與專用集成電路相比，其所占用的面積以及電路延時是ASIC電路的數(shù)倍至數(shù)十倍。具體而言，F(xiàn)PGA中的布線資源占用了芯片的大部分面積，且布線資源造成的延時是電路延時的主要來源，隨著芯片的特征尺寸越來越小，集成度越來越高，布線資源造成的延時所占的比重越來越大。另外，隨著集成度的提高以及工作電壓的降低，F(xiàn)PGA

2、也更容易受到單粒子翻轉(zhuǎn)的影響。為提升FPGA的性能，本文研究了FPGA互連結(jié)構(gòu)的改進以及FPGA CAD流程中布線算法的優(yōu)化。
　　傳統(tǒng)的互連資源一般可分為水平和垂直布線通道兩種，但是實際電路中需要互連的兩個邏輯單元經(jīng)常不在同一條水平或者垂直線上，而連接這兩個邏輯單元也只能使用水平豎直線段，這就降低了布線資源的利用效率并使電路速度更慢。針對傳統(tǒng)結(jié)構(gòu)的不足，本文提出了一種基于六邊形蜂窩狀的FPGA布線結(jié)構(gòu)HC-FPGA，與傳統(tǒng)結(jié)構(gòu)相

3、比，該結(jié)構(gòu)的顯著特征是其基本單元為六邊形，且提供了三個方向的布線通道，而使每個邏輯單元塊可以與其周圍6個其他邏輯單元塊相鄰，從而滿足線網(wǎng)多方向性連接的需求，提升互連效率。以20個最大的MCNC例子的平均面積延時積作為評估標準，HC-FPGA結(jié)構(gòu)比傳統(tǒng)結(jié)構(gòu)性能好11.9％。
　　基于SRAM的FPGA應用于航空航天等領域時，芯片很容易受到高能粒子的轟擊而使SRAM單元的存儲值發(fā)生翻轉(zhuǎn)，從而使電路功能發(fā)生錯誤，這種影響隨著芯片集成密度