基于FPGA的∑-△型模數(shù)轉(zhuǎn)換器的仿真研究與設(shè)計(jì).pdf

1、基于Sigma-Delta(∑-△)調(diào)制器的過采樣模數(shù)轉(zhuǎn)換器(AnalogtoDigitalConverters，ADC)結(jié)構(gòu)最早于1962年提出，最初用于視頻信號的傳輸。∑-△模數(shù)轉(zhuǎn)換器主要由∑-△調(diào)制器和數(shù)字降采樣濾波器組成，它具有高精度、低功耗、低成本等特點(diǎn)。和傳統(tǒng)Nyquist率模數(shù)轉(zhuǎn)換器相比，∑-△模數(shù)轉(zhuǎn)換器采用過采樣技術(shù)、噪聲整形技術(shù)和數(shù)字濾波技術(shù)，降低了對模擬電路性能指標(biāo)、元器件精度的匹配要求，能夠?qū)崿F(xiàn)傳統(tǒng)Nyquist率

2、模數(shù)轉(zhuǎn)換器所不能達(dá)到的精度。另外，∑-△模數(shù)轉(zhuǎn)換器采用現(xiàn)場可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)技術(shù)和DSP(DigitalSignalProcessing)技術(shù)，使其更加容易與其他數(shù)字電路進(jìn)行片上集成。隨著超大規(guī)模集成電路(VLSI)和片上系統(tǒng)(SOC)的快速發(fā)展，∑-△ADC已成為高精度模數(shù)轉(zhuǎn)換器設(shè)計(jì)的一種切實(shí)可行的解決方案。
　　 ∑-△調(diào)制器作為∑-△ADC的核心部分，其性能直接影

3、響到轉(zhuǎn)換器的精度，因此對∑-△調(diào)制器的研究和設(shè)計(jì)則顯得非常重要。本文在分析∑-△ADC原理的基礎(chǔ)上，通過對一、二階∑-△調(diào)制器結(jié)構(gòu)進(jìn)行研究，提出了一種利用現(xiàn)場可編程門陣列(FPGA)芯片實(shí)現(xiàn)高精度A/D轉(zhuǎn)換的解決方法。該方法利用FPGA自帶的低壓差分電壓信號接口(LowVoltageDifferentialVoltageSignal，LVDS)，并配合芯片外圍少量的阻容器件與片內(nèi)的過采樣數(shù)字濾波器設(shè)計(jì)可以實(shí)現(xiàn)二階∑-△型ADC的性能指標(biāo)

4、。通過在Matlab/Simulink環(huán)境中對二階∑-△調(diào)制器進(jìn)行理想建模仿真，輸出信號的信噪失真比(SNDR)達(dá)到-86.6dB，有效位數(shù)(ENOB)達(dá)到14位，并經(jīng)EDA工具仿真驗(yàn)證了該方法的可實(shí)現(xiàn)性。本文提出的方法具有設(shè)計(jì)簡單，實(shí)現(xiàn)方便靈活，集成度高等優(yōu)點(diǎn)。
　　 本文采用自頂向下(Top-Down)的方法，運(yùn)用Matlab和Simulink對A/D轉(zhuǎn)換模塊進(jìn)行算法設(shè)計(jì)，并利用SynphonyModelComplierAE

5、(簡稱SynphonyHLS)根據(jù)算法模塊自動生成VerilogHardwareDescriptionLanguage(VerilogHDL)源代碼和測試平臺。最后，通過Libero集成設(shè)計(jì)工具對源代碼和測試平臺進(jìn)行仿真驗(yàn)證，完成對基于FPGA的∑-△型模數(shù)轉(zhuǎn)換器的設(shè)計(jì)。其設(shè)計(jì)思想更方便、簡捷;集成度高，占用芯片面積少，可移植性好;能夠正確地預(yù)測電路性能，為集成電路設(shè)計(jì)者提供可靠的電路設(shè)計(jì)指導(dǎo);適合于數(shù)字音頻信號處理、儀器儀表測量、醫(yī)療