快變信道模擬器及其FPGA實(shí)現(xiàn).pdf

1、隨著第三代、第四代移動(dòng)通信的迅速發(fā)展,無(wú)線通信設(shè)備的研究需求和復(fù)雜度空前提高,系統(tǒng)測(cè)試和模擬仿真在整個(gè)研發(fā)周期里占的比重越來(lái)越大。為了縮短研發(fā)周期,研發(fā)人員需要在各種無(wú)線通信環(huán)境下對(duì)通信設(shè)備進(jìn)行測(cè)試和模擬,無(wú)線衰落信道是研發(fā)時(shí)遇到的重要環(huán)境因素。雖然實(shí)地測(cè)試?yán)谜鎸?shí)的無(wú)線通信環(huán)境,可以最直接地反映研發(fā)產(chǎn)品的優(yōu)劣,但由于實(shí)地測(cè)試設(shè)備移動(dòng)比較麻煩,而且當(dāng)?shù)氐沫h(huán)境特點(diǎn)具有單一性,不能代表所有的通信環(huán)境,為了滿足各種無(wú)線通信環(huán)境下的測(cè)試,需要大

2、量實(shí)地測(cè)試。在無(wú)線通信系統(tǒng)研發(fā)中,為了減少測(cè)試工作量和縮短研發(fā)周期,通常在實(shí)地測(cè)試前先采用無(wú)線信道模擬器進(jìn)行測(cè)試,所以根據(jù)各地?zé)o線通信環(huán)境的統(tǒng)計(jì)特點(diǎn)設(shè)計(jì)的無(wú)線信道模擬器是整個(gè)無(wú)線系統(tǒng)研發(fā)必不可少的設(shè)備。成品的信道機(jī)價(jià)格十分昂貴,而FPGA芯片目前使用已經(jīng)比較廣泛,價(jià)格比較便宜,同時(shí)FPGA設(shè)計(jì)靈活,能夠根據(jù)不同的需要設(shè)計(jì)產(chǎn)品,產(chǎn)品功能的修改也只需要在上位機(jī)上利用軟件修改即可,不需要改動(dòng)硬件,因此基于FPGA實(shí)現(xiàn)無(wú)線信道模擬器具有實(shí)際應(yīng)用

3、價(jià)值。目前,無(wú)線衰落信道的仿真與建模都是以平坦衰落信道為基礎(chǔ),仿真平坦衰落信道的方法主要有正弦波疊加法和成型濾波器法兩種。為了研究高速運(yùn)動(dòng)帶來(lái)的無(wú)線信道的快變和頻率選擇性特性,為高速運(yùn)動(dòng)無(wú)線寬帶系統(tǒng)研發(fā)奠定基礎(chǔ),本文首先利用matlab實(shí)現(xiàn)了快變無(wú)線衰落信道的兩種模擬仿真方法,即:基于Jakes改進(jìn)模型采用正弦波疊加法和基于時(shí)間延遲線模型濾波器,并將這兩種方法進(jìn)行了分析比較,然后利用FPGA實(shí)現(xiàn)了這兩種算法的信道模擬器,并將FPGA生成

4、的數(shù)據(jù)通過(guò)串口上傳到上位機(jī),進(jìn)行統(tǒng)計(jì)分析。在實(shí)現(xiàn)過(guò)程中,本文充分利用了matlab計(jì)算函數(shù)處理數(shù)據(jù)的優(yōu)點(diǎn),以及ISE軟件自帶的DSP模塊和IP核模塊,其中FPGA計(jì)算的數(shù)據(jù)均為有符號(hào)數(shù),正弦波疊加法所需的諧波采用DDS算法IP核,成形濾波器法所需的高斯白噪聲模塊先用matlab生成高斯白噪聲數(shù)據(jù)下載到ROM中,為了保證隨機(jī)性,利用FPGA生成偽隨機(jī)序列作為ROM的地址位調(diào)用數(shù)據(jù),同時(shí)由于成形濾波器的系數(shù)生成所需的數(shù)學(xué)函數(shù)比較復(fù)雜,所以利