基于Cadence的信號完整性設(shè)計及其在嵌入式系統(tǒng)中的應用.pdf

1、隨著電子設(shè)計水平不斷發(fā)展，信號的速率越來越高，設(shè)備的體積越來越小，信號完整性現(xiàn)象變得越來越突出，成為了一個研究的熱點。同時，嵌入式系統(tǒng)的運用變得越來越普遍。嵌入式微處理器以其高速度、低功耗、低成本等諸多優(yōu)異的性能，在移動通信、多媒體數(shù)字消費等嵌入式解決方案中得到廣泛應用。因此，嵌入式系統(tǒng)中的信號完整性想象也就變得越來越突出了。通過信號完整性分析解決高速嵌入式系統(tǒng)中的問題成為一種有效的方法。本文借助功能強大的Cadence公司Specct

2、raquest仿真軟件，結(jié)合IBIS模型，在布局布線前對高速信號線進行信號完整性分析，然后根據(jù)仿真結(jié)果制定約束規(guī)則，減小信號完整性現(xiàn)象的影響程度。實踐證明信號完整性設(shè)計縮短了設(shè)計周期，具有比較好的理論和實際意義。 本文首先介紹了信號完整性現(xiàn)象和理論基礎(chǔ)。然后運用Cadence工具分析主要的幾種信號完整性現(xiàn)象。通過仿真，分析了各種現(xiàn)象產(chǎn)生的原因并得出了解決的辦法。同時介紹了一個嵌入式多媒體終端，對該系統(tǒng)的功能和模塊組成做了闡述。利

3、用Cadence公司EDA軟件Specctraquest對該系統(tǒng)中關(guān)鍵網(wǎng)絡的時序、反射、串擾等問題進行了深入分析，并作了相應的仿真設(shè)計。在設(shè)計中，對源同步時鐘系統(tǒng)中多終端系統(tǒng)的拓撲結(jié)構(gòu)設(shè)計的常用方法提出了自己的設(shè)計方法；對串擾設(shè)計中常用的3W準則設(shè)計出了它的適用范圍。最后設(shè)計出符合要求的PCB版圖，制出的PCB板性能穩(wěn)定可靠、系統(tǒng)工作正常。通過本文的研究工作，縮短了硬件研發(fā)周期，降低了成本。也進一步表明信號完整性分析對于嵌入式高速PCB