通用測試臺的數(shù)字量輸入模塊設(shè)計.pdf

1、文章通過對通用化測試臺系統(tǒng)功能指標(biāo)進(jìn)行分析，從數(shù)字量輸入模塊方案論證、硬件設(shè)計、軟件設(shè)計、可靠性、通用化設(shè)計等幾方面，提出了數(shù)字量輸入模塊的設(shè)計方案。 數(shù)字量輸入模塊，是通用化測試臺的一部分，主要功能是接收PCM碼流和CAN總線數(shù)據(jù)，并將編幀后的信號數(shù)據(jù)通過LVDS背板總線經(jīng)USB接口上傳給上位機(jī)，上位機(jī)經(jīng)解包處理后顯示信號相應(yīng)的狀態(tài)進(jìn)行判斷。 論文圍繞著LVDS總線技術(shù)實現(xiàn)、同步時鐘和異步時鐘PCM解碼、CAN總線節(jié)點

2、設(shè)計、模塊通用化設(shè)計等關(guān)鍵技術(shù)展開，另外，文章還結(jié)合干擾問題提出了信號的各種抗干擾措施，包括電源抗干擾設(shè)計、PCB板布局抗干擾設(shè)計、中心控制邏輯的抗干擾設(shè)計和系統(tǒng)軟件的抗干擾設(shè)計等。模塊采用FPGA作為中心邏輯控制器，LVDS總線接口和CAN總線接口進(jìn)行數(shù)據(jù)傳輸，具有很強(qiáng)的通用性和可擴(kuò)展性。文章的重點具體概括為： 1、數(shù)字量輸入模塊LVDS串行總線接口實現(xiàn)及上位機(jī)命令和數(shù)據(jù)經(jīng)模塊LVDS接口串并轉(zhuǎn)化后在FPGA中的解析實現(xiàn)