DBF基帶數(shù)據(jù)模擬器的設(shè)計(jì)與研制.pdf

1、在研制數(shù)字陣列雷達(dá)的數(shù)字波束形成(DBF)處理器的過(guò)程中，需要在不同目標(biāo)和干擾的環(huán)境下檢驗(yàn)DBF處理器的性能。由于實(shí)驗(yàn)條件的限制，加上受天氣狀況等因素的影響，雷達(dá)系統(tǒng)的性能以及指標(biāo)測(cè)試難以在完全真實(shí)的環(huán)境中進(jìn)行。于是研發(fā)用于實(shí)時(shí)模擬產(chǎn)生DBF接收陣所有陣元的回波基帶信號(hào)的模擬器成為必然。由于數(shù)字陣列雷達(dá)陣元數(shù)多，目標(biāo)及其電磁環(huán)境復(fù)雜、變化快，因此，對(duì)模擬器在帶寬、靈活性和實(shí)時(shí)性方面也有更高的要求。
　　 本文針對(duì)這一背景開(kāi)展了數(shù)

2、字陣列雷達(dá)基帶數(shù)據(jù)模擬器的研究。提出了基于FPGA和光纖傳輸技術(shù)的DBF基帶數(shù)據(jù)模擬器實(shí)現(xiàn)方案，該模擬器通過(guò)PC機(jī)設(shè)置目標(biāo)和干擾的空間位置和特性，再將PC機(jī)計(jì)算得到的各個(gè)陣元的基帶信號(hào)幅相關(guān)系通過(guò)USB接口傳送給基帶數(shù)據(jù)模擬器；模擬器通過(guò)數(shù)字頻率合成器(DDS)按照脈沖重復(fù)周期的節(jié)拍產(chǎn)生各個(gè)陣元的基帶數(shù)據(jù)，并將基帶數(shù)據(jù)通過(guò)光纖發(fā)送給數(shù)字陣列雷達(dá)的DBF處理器。本文完成了基于子母卡結(jié)構(gòu)的DBF基帶數(shù)據(jù)模擬器的硬件設(shè)計(jì)，包括FPGA電路、D

3、DRII存儲(chǔ)電路、以太網(wǎng)接口電路、光纖模塊電路、時(shí)鐘電路等，采用高速信號(hào)完整性設(shè)計(jì)的原則完成了電路的印制板圖設(shè)計(jì)，完成了電路的硬件安裝和調(diào)試。子母卡結(jié)構(gòu)的電路中，主要電路在母卡上，子卡上是光纖模塊接口，兩者之間通過(guò)兩個(gè)FMC接口相連。這樣的設(shè)計(jì)既可以節(jié)省開(kāi)發(fā)時(shí)間，同時(shí)也提高了模擬器的通用性。
　　 在完成硬件設(shè)計(jì)制作的基礎(chǔ)上，開(kāi)展了PC機(jī)部分和FPGA部分軟件的設(shè)計(jì)、編程和調(diào)試，主要包括基帶數(shù)據(jù)產(chǎn)生模塊程序、光纖模塊的接口程序、