高性能CABAC解碼器VLSI設(shè)計(jì)與實(shí)現(xiàn).pdf

1、基于上下文自適應(yīng)二進(jìn)制算術(shù)編碼(Context-based Adaptive BinaryArithmetic Coding，CABAC)是H.264/AVC兩種可選的熵編碼方案之一。相對(duì)于另一種熵編碼—上下文自適應(yīng)變長(zhǎng)編碼(Context-based Adaptive VariableLength Coding，CAVLC)，CABAC具有更高的編碼效率：在相同畫面質(zhì)量下，CABAC比CAVLC壓縮效率提高10％-15％。另一方面，C

2、ABAC壓縮效率的提高是以高復(fù)雜性為代價(jià)，若用軟件進(jìn)行實(shí)時(shí)解碼，需要CPU具備較高的運(yùn)行頻率，動(dòng)輒上G。因此，CABAC多以硬件加速來(lái)實(shí)現(xiàn)。但是，由于CABAC算法復(fù)雜，依存度較高，實(shí)現(xiàn)高效的CABAC硬件解碼器需要克服許多挑戰(zhàn)。
　　 本文研究了CABAC解碼器原型芯片的設(shè)計(jì)與實(shí)現(xiàn)方法，主要貢獻(xiàn)如下：
　　 (1)優(yōu)化CABAC解碼器電路面積。根據(jù)分析CABAC解碼流程，提出一種新型上下文索引生成電路，將非殘差部分的上

3、下文增量單獨(dú)設(shè)置成一個(gè)表，而上下文索引偏移量大部分是由邏輯電路生成，上下文索引查找表縮小到768bits,大大減小了查找表面積。
　　 (2)優(yōu)化CABAC解碼速率。利用電路冗余結(jié)構(gòu)和電路并行性特點(diǎn)，將上下文索引生成模塊和上下文模型存儲(chǔ)器分別拆分成兩個(gè)部分，并將概率存儲(chǔ)器復(fù)制一份，使部分語(yǔ)法元素的解碼能夠?qū)崿F(xiàn)流水操作，減少了流水暫停概率，提高了解碼速率。利用旁路解碼的特點(diǎn)進(jìn)行旁路加速解碼，在必要的時(shí)候能夠每個(gè)周期解碼2個(gè)旁路位或

4、者一個(gè)規(guī)則位和一個(gè)旁路位，從而進(jìn)一步提高解碼器的解碼速率。采用簡(jiǎn)潔的首一檢測(cè)邏輯電路達(dá)到一個(gè)周期完成歸一化目的。采用單一桶式移位寄存器達(dá)到連續(xù)讀取變長(zhǎng)碼流功能。用標(biāo)準(zhǔn)測(cè)試碼流對(duì)其進(jìn)行軟件仿真，仿真結(jié)果顯示CABAC解碼速度達(dá)到1.75cycle/bit。用一個(gè)常規(guī)CABAC解碼器(采用單一的上下文指針生成電路，無(wú)流水)與優(yōu)化后的解碼器在性能和面積上做比較。結(jié)果顯示所提構(gòu)架在面積增加9.3％的情況下得到2倍的解碼速度。
　　 (3

5、)設(shè)計(jì)實(shí)現(xiàn)CABAC解碼器原型芯片。在FPGA上設(shè)計(jì)實(shí)現(xiàn)了CABAC解碼器原型芯片，采用Verilog語(yǔ)言對(duì)所提構(gòu)架進(jìn)行硬件實(shí)現(xiàn)，用EDA軟件對(duì)其進(jìn)行仿真，在FPGA上驗(yàn)證其功能，用EDA綜合工具對(duì)其進(jìn)行邏輯綜合。
　　 本解碼器被并整合到一個(gè)完整的H.264解碼器中，并在FPGA原型上進(jìn)行設(shè)計(jì)實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，解碼器最大頻率達(dá)100MHz，平均解碼速率達(dá)1.75 Cycle/Bin，能夠滿足HD1080i格式的視頻的實(shí)時(shí)解碼