面向能耗優(yōu)化的指令片上存儲(chǔ)器動(dòng)態(tài)布局策略研究.pdf

1、隨著集成電路設(shè)計(jì)進(jìn)入深亞微米和納米級(jí)工藝階段，SoC(System on Chip)的能耗問(wèn)題日益嚴(yán)重，已經(jīng)成為制約SoC發(fā)展的主要因素之一。作為SoC能耗、性能和成本的主要瓶頸，存儲(chǔ)子系統(tǒng)設(shè)計(jì)一直是SoC研究的熱點(diǎn)。業(yè)界通常采用高速片上存儲(chǔ)器彌補(bǔ)片外存儲(chǔ)器和內(nèi)核的速度差，并降低系統(tǒng)能耗。片上存儲(chǔ)器一般包括高速緩沖存儲(chǔ)器(Cache)和便簽存儲(chǔ)器（Scratch-Pad Memory，以下簡(jiǎn)稱SPM）等，兩者各具優(yōu)勢(shì)且存在互補(bǔ)性，因此C

2、ache/SPM共存的架構(gòu)逐漸成為趨勢(shì)。
　　 本文借助虛擬內(nèi)存管理的思想，實(shí)現(xiàn)了一種基于內(nèi)存管理單元(MMU)管理的、Cache和SPM共存的片上存儲(chǔ)器機(jī)制，并對(duì)程序指令部分的動(dòng)態(tài)布局優(yōu)化策略進(jìn)行研究。為了充分利用程序的時(shí)間局部性，本文提出時(shí)隙管理的方法，將程序執(zhí)行過(guò)程分成若干時(shí)隙，并根據(jù)不同時(shí)隙中指令Cache的命中次數(shù)、缺失次數(shù)以及指令頁(yè)的搬運(yùn)成本等，建立系統(tǒng)能耗模型。以系統(tǒng)能耗模型為基礎(chǔ)，本文以系統(tǒng)能耗作為目標(biāo)函數(shù)，將其

3、抽象為非線性最優(yōu)化的數(shù)學(xué)問(wèn)題，利用整數(shù)非線性規(guī)劃對(duì)其進(jìn)行求解，獲得每個(gè)時(shí)隙內(nèi)最有優(yōu)化價(jià)值的指令頁(yè)。借助虛存管理機(jī)制，在每個(gè)時(shí)隙開始時(shí)利用定時(shí)器中斷處理程序，將本時(shí)隙中有優(yōu)化價(jià)值的指令頁(yè)通過(guò)直接存儲(chǔ)器訪問(wèn)(DMA)搬運(yùn)到SPM中，并修改頁(yè)表項(xiàng)完成SPM緩沖地址空間的重映射，最終實(shí)現(xiàn)對(duì)程序指令段的動(dòng)態(tài)優(yōu)化。
　　 本文依據(jù)上述設(shè)計(jì)對(duì)多個(gè)基準(zhǔn)測(cè)試程序在不同的片上存儲(chǔ)器配置下的優(yōu)化進(jìn)行了分析和對(duì)比。實(shí)驗(yàn)結(jié)果表明，采用本文的優(yōu)化策略，使用