基于∑△調制的比特流運算單元及人工神經(jīng)網(wǎng)絡實現(xiàn)研究.pdf

1、人工神經(jīng)網(wǎng)絡硬件實現(xiàn)技術是人工神經(jīng)網(wǎng)絡研究中的一個非常重要而又難以解決的課題。目前，在人工神經(jīng)網(wǎng)絡硬件實現(xiàn)研究中最普遍最可靠的方法是采用傳統(tǒng)的多比特數(shù)字信號處理方法。然而，使用該方法很難獲得人工神經(jīng)元數(shù)量稍多的人工神經(jīng)網(wǎng)絡硬件。采用多比特數(shù)字信號處理方法時，信號是通過多比特數(shù)字總線進行傳輸?shù)?。這個因素導致人工神經(jīng)元之間和人工神經(jīng)元內部運算單元之間的互連線數(shù)量非常大。巨量互連線和復雜的多比特運算單元導致的巨大規(guī)模阻礙了常規(guī)數(shù)字人工神經(jīng)網(wǎng)絡

2、的硬件實現(xiàn)。而人工神經(jīng)網(wǎng)絡實質上是一個并行分布式網(wǎng)絡。人工神經(jīng)網(wǎng)絡中的大量簡單運算單元分布于不同層中進行并行計算，完成復雜的計算任務。只有采用全硬件全并行實現(xiàn)的方法，才能充分發(fā)揮人工神經(jīng)網(wǎng)絡大規(guī)模并行計算、分布式處理的優(yōu)勢和特點。
　　 為了解決傳統(tǒng)多比特數(shù)字信號處理硬件規(guī)模過大的難題，近年以來出現(xiàn)了一種新的基于ΣΔ調制的比特流數(shù)字信號處理方法。該比特流信號產生于∑△調制器。比特流信號處理方法采用的是數(shù)字信號，但是卻像模擬電路一

3、樣，只需要一根信號線來傳輸信號。比特流運算單元的結構往往也比相應的多比特數(shù)字運算單元簡單。因此，比特流數(shù)字信號處理方法易于解決多比特數(shù)字信號處理硬件規(guī)模過大的問題。
　　 本文將基于Σ△調制的比特流信號處理方法引入人工神經(jīng)網(wǎng)絡的硬件實現(xiàn)研究。本文通過系統(tǒng)模型仿真、電路仿真和芯片實現(xiàn)等方法從基本比特流運算單元開始進行了比特流人工神經(jīng)網(wǎng)絡的硬件實現(xiàn)研究。
　　 本文改進了全數(shù)字ΣΔ調制器的設計，并且在FPGA上加以實現(xiàn)，還進

4、行了環(huán)延時對數(shù)字ΣΔ調制器性能影響的研究。數(shù)字ΣΔ調制器提供了一種很容易獲得的產生比特流信號的途徑。為比特流信號處理的硬件實現(xiàn)研究提供了便利。
　　 為克服已有比特流加法器電路的缺點，提出了一種新的比特流加法器電路，該電路在結構上避免使用大的環(huán)路，從而可以獲得更高的工作頻率。與傳統(tǒng)比特流加法器電路相比，提出的電路或者可以具有高很多的信噪比，或者在具有相同信噪比的情況下具有高數(shù)倍的工作頻率并節(jié)省20％的硬件資源。提出了延時錯位平方

5、電路，從而實現(xiàn)了較高精度的比特流平方運算和平方根運算。提出了比特流閾值函數(shù)實現(xiàn)算法和電路。
　　 對比特流加法器原型電路用插入流水線結構的方式進行了改進以使其在較高頻率下正常工作，并采用源極耦合邏輯在晶體管級進行了芯片設計以提高其工作頻率。實測結果表明該芯片的功能和性能均滿足設計要求，芯片可以在4GHz以上的頻率下工作。對比特流加法器的噪聲進行了理論分析和實測結果的對比，對比結果證明了現(xiàn)有的比特流信號處理的噪聲理論具有比較大的誤

6、差。
　　 本文提出了比特流人工神經(jīng)元的構建方法，并在FPGA平臺上加以實現(xiàn)。比特流人工神經(jīng)元在實現(xiàn)時所消耗的FPGA資源表明在單片F(xiàn)PGA上可以產生高達1000個以上的比特流人工神經(jīng)元。
　　 在比特流人工神經(jīng)元的基礎上，提出并實現(xiàn)了比特流感知器、比特流線性人工神經(jīng)網(wǎng)絡和比特流離散Hopfield人工神經(jīng)網(wǎng)絡。通過實現(xiàn)邏輯運算、線性分類、非線性分類、自適應預測、自適應噪聲抵消和聯(lián)想記憶等功能對這些比特流人工神經(jīng)網(wǎng)絡的功