MOS晶體管全區(qū)域噪聲模型及其在低噪聲運(yùn)放設(shè)計(jì)中的應(yīng)用.pdf

1、CMOS運(yùn)算放大器是模擬集成電路中最基本、最重要的模塊，在汽車電子、通信、消費(fèi)電子、軍用電子系統(tǒng)等各個(gè)領(lǐng)域有著廣泛的應(yīng)用。近年來，隨著深亞微米技術(shù)的發(fā)展，CMOS運(yùn)算放大器的供電電源電壓越來越低，并不斷惡化電路的信噪比，這無疑對(duì)運(yùn)算放大器的噪聲性能提出了更高的要求。研究CMOS運(yùn)算放大器的噪聲與MOS晶體管的器件噪聲是密切相關(guān)的。因此，研究深亞微米MOS晶體管噪聲模型及低噪聲運(yùn)算放大器的設(shè)計(jì)方法已成為當(dāng)今模擬電路設(shè)計(jì)中極具挑戰(zhàn)的一個(gè)重要

2、議題。
　　CMOS工藝進(jìn)入深亞微米時(shí)代，帶來了速度提高和晶體管溝道長(zhǎng)度不斷減小的明顯優(yōu)勢(shì)。與此同時(shí)，這種進(jìn)步也使得CMOS低噪聲運(yùn)算放大器的設(shè)計(jì)必須面臨以下幾個(gè)關(guān)鍵性問題：首先，研究運(yùn)算放大器的噪聲離不開器件的噪聲模型，但傳統(tǒng)的長(zhǎng)溝道噪聲模型已經(jīng)不再能精確地預(yù)測(cè)短溝道器件的噪聲特性，因此也不能精確地預(yù)測(cè)運(yùn)算放大器的噪聲特性。其次，隨著電源電壓降低，MOS晶體管也經(jīng)常工作在弱反型或中度反型，這意味著傳統(tǒng)的器件噪聲模型需要擴(kuò)展其有效

3、范圍由弱反型至強(qiáng)反型。最后，隨著電源電壓降低，運(yùn)算放大器性能指標(biāo)之間的相互折衷變得更為困難，這意味著為了提高電路的設(shè)計(jì)效率，在電路仿真前就需要將性能指標(biāo)之間的折衷關(guān)系考慮進(jìn)來。這幾個(gè)問題相輔相承，共同為器件噪聲模型及低噪聲運(yùn)算放大器設(shè)計(jì)的研究提出了更高的要求。
　　本文針對(duì)以上所存在的問題，對(duì)適用于深亞微米的MOS晶體管的全區(qū)域噪聲模型、CMOS低噪聲運(yùn)算放大器的設(shè)計(jì)方法、高性能低噪聲運(yùn)算放大器的設(shè)計(jì)及噪聲分析進(jìn)行了研究。具體研究

4、內(nèi)容包括：
　　首先，基于噪聲的物理機(jī)制，應(yīng)用通用的噪聲建模方法建立了在整個(gè)工作區(qū)域（即從弱反型到強(qiáng)反型，從線性區(qū)到飽和區(qū)）都有效的全區(qū)域溝道噪聲模型。該模型由溝道熱噪聲、閃爍噪聲和閃爍噪聲轉(zhuǎn)角頻率的解析模型表達(dá)式所組成。該模型全面考慮了短溝道效應(yīng)對(duì)噪聲的影響。其中熱噪聲模型包括了熱載流子、遷移率降低、溝道調(diào)制等短溝道效應(yīng)對(duì)噪聲的影響；閃爍噪聲同時(shí)包含了遷移率浮動(dòng)和載流子數(shù)量浮動(dòng)兩種噪聲機(jī)制，并考慮了遷移率浮動(dòng)對(duì)反型層載流子密度的

5、依賴關(guān)系。測(cè)試結(jié)果驗(yàn)證了所提出的深亞微米 MOS晶體管的溝道噪聲模型在全區(qū)域都有效。
　　隨后，在所建立噪聲模型的基礎(chǔ)上，以噪聲性能為設(shè)計(jì)基點(diǎn)，以一個(gè)三級(jí)運(yùn)算放大器的設(shè)計(jì)為例，提出了基于全區(qū)域噪聲模型的CMOS低噪聲運(yùn)算放大器的設(shè)計(jì)方法。在設(shè)計(jì)過程中，基于所要求的設(shè)計(jì)目標(biāo)，分別用所提出的深亞微米 MOS晶體管全區(qū)域噪聲模型和傳統(tǒng)的長(zhǎng)溝道噪聲模型對(duì)三級(jí)運(yùn)放的設(shè)計(jì)參數(shù)進(jìn)行了計(jì)算。結(jié)果表明前者的計(jì)算結(jié)果較后者更接近于HSPICE仿真結(jié)果

6、。測(cè)試結(jié)果滿足設(shè)計(jì)目標(biāo)要求。這些結(jié)果表明提出的設(shè)計(jì)方法可以有效指導(dǎo)電路的仿真設(shè)計(jì)，提高電路設(shè)計(jì)效率。運(yùn)算放大器設(shè)計(jì)完成后，應(yīng)用全區(qū)域噪聲模型對(duì)該運(yùn)放的等效輸入噪聲進(jìn)行了計(jì)算。計(jì)算結(jié)果較仿真結(jié)果更接近于測(cè)試結(jié)果，這進(jìn)一步驗(yàn)證了提出的深亞微米 MOS晶體管全區(qū)域噪聲模型可以較精確地預(yù)測(cè)噪聲特性，為保證低噪聲運(yùn)放設(shè)計(jì)方法的有效性及精確性提供理論保障。
　　最后，在研究全區(qū)域噪聲模型及低噪聲運(yùn)算放大器設(shè)計(jì)方法的基礎(chǔ)上，給出了三種改進(jìn)的低噪

7、聲運(yùn)算放大器的設(shè)計(jì)電路：1）基于V-NPN晶體管的低噪聲運(yùn)放設(shè)計(jì)。該設(shè)計(jì)用V-NPN晶體管代替MOS晶體管作為輸入差動(dòng)對(duì)來改善噪聲特性，同時(shí)提出了基極電流補(bǔ)償電路來改善 V-NPN晶體管較大的基極電流；2）基于 DTMOS晶體管的低運(yùn)設(shè)計(jì)。該設(shè)計(jì)用 DTMOS晶體管代替 MOS晶體管作為輸入差動(dòng)對(duì)來改善噪聲特性，并且提出了用組合級(jí)聯(lián)晶體管結(jié)構(gòu)來改善 DTMOS晶體管較低的輸出阻抗，進(jìn)而提高增益；3）具有 Rail-to-Rail輸入共模

8、范圍的恒跨導(dǎo)低噪聲運(yùn)放設(shè)計(jì)。該設(shè)計(jì)用同溝道的兩對(duì)DTMOS晶體管輸入差動(dòng)對(duì)代替MOS晶體管差動(dòng)對(duì)實(shí)現(xiàn)Rail-to-Rail輸入共模范圍的同時(shí)，也改善了噪聲特性。此外，提出了電流調(diào)節(jié)器電路來調(diào)整交疊區(qū)輸入差動(dòng)對(duì)的尾電流，以保證Rail-to-Rail輸入共模范圍內(nèi)跨導(dǎo)的恒定。以上述所討論的三種運(yùn)放設(shè)計(jì)為例，我們進(jìn)一步驗(yàn)證了深亞微米 MOS晶體管的全區(qū)域噪聲模型及低噪聲運(yùn)算放大器的設(shè)計(jì)方法。為了驗(yàn)證噪聲模型，我們用所提出的噪聲模型分別對(duì)

9、V-NPN低噪聲運(yùn)放及 DTMOS低噪聲運(yùn)放的等效輸入噪聲電壓進(jìn)行了計(jì)算。前者計(jì)算結(jié)果與 HSPICE仿真結(jié)果相當(dāng)，后者與第四章的結(jié)果規(guī)律相似，計(jì)算結(jié)果略高于仿真結(jié)果（第四章已經(jīng)證明計(jì)算結(jié)果較仿真結(jié)果更接近于測(cè)試結(jié)果）。這表明我們所提出的噪聲模型可以較精確地預(yù)測(cè)噪聲特性。此外，我們應(yīng)用所提出的低噪聲運(yùn)放的設(shè)計(jì)方法對(duì) Rail-to-Rail低噪聲運(yùn)放的設(shè)計(jì)參數(shù)進(jìn)行了計(jì)算，計(jì)算結(jié)果接近于仿真結(jié)果。這進(jìn)一步表明我們所提出的設(shè)計(jì)方法可以有效指