NoC低擺幅互連研究.pdf

1、集成電路自發(fā)明以來(lái)一直追求的目標(biāo)就是芯片的工作速度更快、功耗更低、集成密度更大。隨著集成電路設(shè)計(jì)水平的提高和工藝的發(fā)展，基于總線結(jié)構(gòu)的片上系統(tǒng)(SoC)已經(jīng)不能滿足應(yīng)用對(duì)片上數(shù)據(jù)通信的要求了，因此基于網(wǎng)絡(luò)計(jì)算技術(shù)概念的片上網(wǎng)絡(luò)(NoC)被提出來(lái)并得到廣泛的研究。但是研究發(fā)現(xiàn)互連線上產(chǎn)生的功耗和延遲依然是制約系統(tǒng)性能的重要因素之一，因此針對(duì)互連線的研究成為當(dāng)前學(xué)術(shù)界一個(gè)研究的熱點(diǎn)。
　　 互連線上產(chǎn)生的功耗和延遲與所傳輸?shù)男盘?hào)的擺

2、幅有著緊密的聯(lián)系，因此采用低擺幅信號(hào)技術(shù)可以有效降低互連上產(chǎn)生的功耗和延遲，通過(guò)大量文獻(xiàn)的閱讀和總結(jié)，本文著重分析了八種低擺幅電路各自的特點(diǎn)、優(yōu)缺點(diǎn)以及適用條件，并且在SMIC0.13μm工藝模型庫(kù)、互連線采用第四層金屬、寬度、間距和長(zhǎng)度為分別為0.4μm、0.4μm和2mm的條件下，通過(guò)仿真得到CLC、SSDLC、SSDLC_1、SSDLC_2、PDIFF、DIFF電路的功耗相比CMOS全擺幅電路下降的幅度分別是：71％、83％、74

3、％、76％、30％、47％。而mj-sib、MCML電路的延遲相比CMOS全擺幅電路下降的幅度分別是：22％、32％。這些仿真數(shù)據(jù)的比較說(shuō)明低擺幅電路能夠有效隆低互連線功耗和延遲?；诘蛿[幅電路的分析和仿真，本文針對(duì)NoC系統(tǒng)互連結(jié)構(gòu)特點(diǎn)和性能要求，選擇MCML電路作為低擺幅信號(hào)驅(qū)動(dòng)器以及雙位靈敏放大器作為低擺幅信號(hào)結(jié)構(gòu)器來(lái)構(gòu)建NoC低擺幅互連電路，通過(guò)仿真得到NoC低擺幅級(jí)聯(lián)電路能夠?qū)崿F(xiàn)1GHz的數(shù)據(jù)傳輸速率，驗(yàn)證了NoC低擺幅互連電