密碼芯片抗功耗攻擊技術(shù)研究.pdf

1、以智能卡芯片為代表的密碼芯片作為信息安全的基石，在眾多行業(yè)都占有舉足輕重的地位。與傳統(tǒng)密碼分析不同，差分功耗分析(Differential Power Analysis, DPA)作為一種側(cè)信道分析形式，更加關(guān)注密碼算法的具體實(shí)現(xiàn)，利用功耗與密碼電路所處理的數(shù)據(jù)之間的相關(guān)性實(shí)施攻擊，給密碼芯片帶來嚴(yán)重的安全威脅并引起國(guó)內(nèi)外相關(guān)學(xué)者的極大關(guān)注。在此形勢(shì)下，分析密碼芯片的潛在威脅并探索有效的防護(hù)措施，對(duì)保障信息安全具有重要意義。
　　

2、本文在研究功耗攻擊理論的基礎(chǔ)上歸納出抗功耗攻擊密碼芯片設(shè)計(jì)的一般流程，搭建了面向不同設(shè)計(jì)階段和防護(hù)技術(shù)的功耗攻擊研究平臺(tái)，并對(duì)電路抗功耗攻擊能力的評(píng)估方法進(jìn)行了總結(jié)概括，以此為基礎(chǔ)對(duì)功耗攻擊技術(shù)和多個(gè)抽象級(jí)別下的防護(hù)技術(shù)進(jìn)行了研究。
　　在攻擊技術(shù)方面，針對(duì)新型輕量級(jí) Piccolo密碼算法，提出了一種面向其并行實(shí)現(xiàn)方式的密文 DPA攻擊模型，該攻擊模型采用分而治之的思想，充分利用功耗與數(shù)據(jù)的部分相關(guān)性原理，能夠?qū)⒂?jì)算復(fù)雜度從面向

3、數(shù)學(xué)分析的280降低到(2×220+2×212+216)，為密鑰破解創(chuàng)造了可能并基于 FPGA研究平臺(tái)成功恢復(fù)出全部80位種子密鑰，證實(shí)了該模型的有效性和Piccolo在 DPA攻擊方面的脆弱性。
　　在算法級(jí)防護(hù)方面，本文提出了一種面向4×4型S盒threshold(3,3)分享實(shí)現(xiàn)面積最優(yōu)二次分解的改進(jìn)型窮舉搜索算法，將目標(biāo)搜索空間降低為現(xiàn)有算法的1/(4!)。在此基礎(chǔ)上，面向資源受限且安全敏感領(lǐng)域的應(yīng)用，提出了一種安全化 P

4、iccolo密碼算法實(shí)現(xiàn)方案，并提出基于鐘控鎖存器解決毛刺安全隱患問題。在Chartered0.18μm工藝和100kHz的RFID運(yùn)行頻率下，本文所提出的方案僅僅占用2155 GE，平均電流約為2.60μA，且能夠抵抗至少100000組樣本的DPA攻擊，滿足極低面積和功耗的同時(shí)其安全性也得到了較大幅度的提升，適用于低成本RFID標(biāo)簽芯片等安全敏感領(lǐng)域的應(yīng)用。
　　在電路級(jí)防護(hù)方面，為消除現(xiàn)有雙軌預(yù)充電邏輯的提前傳播效應(yīng)并獲得較小

5、的面積開支，本文在深入分析互補(bǔ)傳輸管邏輯原理的基礎(chǔ)上提出了一種新型雙軌預(yù)充電邏輯結(jié)構(gòu)——差分傳輸管預(yù)充電邏輯(Differential Pass-transistor Precharge Logic, DP2L)，在實(shí)現(xiàn)了基本單元功耗恒定的同時(shí)，也有效地解決了提前傳播效應(yīng)問題，且在實(shí)現(xiàn)密碼應(yīng)用電路方面與WDDL(Wave Dynamic Differential Logic)的面積相當(dāng)?；?SPICE模擬功耗數(shù)據(jù)的DPA攻擊結(jié)果表明，

6、在均值差判定原則和相同噪聲的條件下，DP2L具有約20倍于 WDDL的抗功耗攻擊能力。通過本文提出的一種簡(jiǎn)化電路模型，對(duì)DP2L在實(shí)際應(yīng)用中的資源消耗、功耗恒定性及抗攻擊能力等方面進(jìn)行了評(píng)估，結(jié)果表明使用DP2L邏輯實(shí)現(xiàn)的模型電路僅僅占用WDDL面積開支的86％，功耗恒定性和抗功耗攻擊能力方面明顯優(yōu)于WDDL。
　　在系統(tǒng)級(jí)防護(hù)方面，為提高現(xiàn)有基于檢流電阻的電流平整電路方案的魯棒性，提出了一種基于可變基準(zhǔn)電壓的電流平整電路方案，該

7、電路方案能夠?qū)﹄娫措妷鹤赃m應(yīng)，降低了由于實(shí)際電源電壓低于設(shè)計(jì)電壓造成保護(hù)電路失效的風(fēng)險(xiǎn)；且由于該方案對(duì)電阻工藝偏差不敏感，降低了由于考慮該偏差而額外增加的設(shè)計(jì)裕度，減少了整體密碼芯片的功耗。在 Chartered0.18μm混合信號(hào)CMOS工藝下設(shè)計(jì)了此電路，其版圖核心面積約為12.7×103μm2，能夠適用于目標(biāo)工作電流為0-8mA的智能卡芯片。采用一款 MCU的實(shí)測(cè)電流曲線作為SPICE模擬的激勵(lì)，對(duì)該電路的平整效果和DPA防護(hù)能力