射頻流盤系統(tǒng)高速數(shù)據(jù)傳輸與存儲(chǔ)技術(shù)的研究與實(shí)現(xiàn).pdf

1、射頻信號(hào)流盤與回放系統(tǒng)是通信、工業(yè)、航天等領(lǐng)域中最新采用的一種測(cè)試儀器，射頻信號(hào)流盤與回放功能應(yīng)用于測(cè)試儀器已經(jīng)成為了發(fā)展趨勢(shì)。更高的頻譜分析帶寬、調(diào)制和編碼方式復(fù)雜化、高分辨率等性能提升也成為射頻流盤系統(tǒng)的一個(gè)重要方面，這些新功能的增加與性能提升都對(duì)系統(tǒng)數(shù)據(jù)傳輸與存儲(chǔ)帶寬提出了很高的要求。由于系統(tǒng)中的數(shù)據(jù)流盤與回放采用了NI（National Instruments，美國(guó)國(guó)家儀器）公司現(xiàn)有的解決方案，所以本課題的迫切需求是為中頻單元的

2、高速數(shù)據(jù)傳輸與存儲(chǔ)尋求解決方案。
　　針對(duì)以上問(wèn)題，在深入學(xué)習(xí)高速串行傳輸技術(shù)與半導(dǎo)體存儲(chǔ)特性的基礎(chǔ)上，研究了PXIe、Aurora傳輸協(xié)議的原理，DDR3 SDRAM存儲(chǔ)控制特性。本課題采用PXIe總線進(jìn)行底層與上位機(jī)的通信，根據(jù)系統(tǒng)需求采用的是Xilinx FPGA的實(shí)現(xiàn)方案，進(jìn)行了PXIe協(xié)議PIO配置、DMA傳輸方式、中斷控制等功能的邏輯設(shè)計(jì)，核心為對(duì)PCIe事務(wù)層協(xié)議的研究、中斷控制機(jī)制理解、PCIe Gen2硬核接口的

3、熟悉以及底層與上位機(jī)的聯(lián)合調(diào)試。本課題中采用Aurora協(xié)議實(shí)現(xiàn)Xilinx FPGA片間通信，進(jìn)行了高速串行收發(fā)器硬件電路的收發(fā)測(cè)試，并且完成了Aurora協(xié)議的FPGA邏輯設(shè)計(jì)。射頻流盤系統(tǒng)的高速存儲(chǔ)部分選擇了DDR3，本課題考慮了系統(tǒng)集成度，將PXIe、Aurora、DDR3的邏輯設(shè)計(jì)都集成于兩片Xilinx FPGA芯片之內(nèi)，DDR3的存儲(chǔ)控制實(shí)現(xiàn)主要是結(jié)合官方軟核的時(shí)序進(jìn)行相應(yīng)邏輯設(shè)計(jì)。在所有子模塊都設(shè)計(jì)完善之后，分別進(jìn)行中頻

4、單元與上位機(jī)的聯(lián)調(diào)、底層單元與上位機(jī)的聯(lián)調(diào)以及整個(gè)射頻流盤系統(tǒng)的聯(lián)調(diào)。
　　為了驗(yàn)證系統(tǒng)中高速數(shù)據(jù)傳輸與存儲(chǔ)技術(shù)實(shí)現(xiàn)的性能，對(duì)各個(gè)高速接口進(jìn)行了單獨(dú)測(cè)試，最后測(cè)試結(jié)果為：底層發(fā)起PXIe協(xié)議DMA讀的傳輸速率達(dá)到7.1Gb/s，底層發(fā)起DMA寫的傳輸速率達(dá)到12.3Gb/s，中斷控制邏輯觸發(fā)迅速、準(zhǔn)確，Aurora協(xié)議傳輸速率為7Gb/s，DDR3讀寫速率為2GB/s。各個(gè)高速接口的測(cè)試結(jié)果與目標(biāo)指標(biāo)相符，實(shí)現(xiàn)了預(yù)期性能，本課題開