高速多導聯(lián)腦電采集系統(tǒng)設計及數(shù)據(jù)壓縮算法研究.pdf

1、腦電信號是人體大腦細胞群的自發(fā)性生物電活動，含有豐富的人體生理和病理信息。隨著腦電信號處理技術的快速發(fā)展，一種用于記錄腦部生物電活動波形圖的設備，即腦電圖機(EEG)，已經(jīng)廣泛應用于腦神經(jīng)科學、虛擬現(xiàn)實技術BCI系統(tǒng)、生物反饋治療儀等領域的研究，特別是在癲癇、顱內(nèi)占位性病變等腦部疾病的臨床診斷等方面具有不可替代的作用。國內(nèi)腦電采集系統(tǒng)相比國外普遍存在抗干擾能力不強、頻帶窄、波形失真等缺陷，研制有自主產(chǎn)權的高水平腦電采集系統(tǒng)具有十分重要的

2、意義。
　　μV級腦電信號十分微弱，在保證高增益的前提下如何有效地抑制外界干擾是腦電信號采集的關鍵問題。本文設計了一種具有高輸入阻抗、高共模抑制比、低噪聲和低漂移的信號放大電路，結(jié)合獨特的“三極平均公共電位+數(shù)字差分”技術、光電隔離和完備的電磁干擾屏蔽技術，可以在外界強干擾下，不采用硬件工頻陷波器實現(xiàn)μV級腦電信號的寬頻帶無失真放大，并通過高速AD、多路電子開關結(jié)合采樣保持電路的方式對多導聯(lián)腦電信號進行同步采集。
　　由于在

3、傳統(tǒng)雙核控制的腦電采集系統(tǒng)中，主控ARM和SDRAM以及FPGA之間的通信過程繁瑣重復，且數(shù)據(jù)吞吐量小、傳輸效率低，本文提出了一種基于FPGA和ARM的高速多通道腦電采集與傳輸系統(tǒng)方案，該方案將外部緩存SDRAM交由FPGA控制，并且通過SDRAM前后兩對FIFO的乒乓操作實現(xiàn)SDRAM的異步時鐘域同時讀寫，使得FPGA和ARM接口處的數(shù)據(jù)不間斷，并且通過簡潔的并行接口協(xié)議實現(xiàn)FPGA和ARM的高效通信，對于ARM來說，F(xiàn)PGA與SDR

4、AM這兩部分，從物理上等效于一片能自動采集數(shù)據(jù)的SDRAM;最后，ARM可以將采集到的高速數(shù)據(jù)應用于LCD液晶顯示，或通過以太網(wǎng)發(fā)送給上位機。
　　鑒于腦電采集系統(tǒng)長時間的采集使得數(shù)據(jù)量增加的很快，而嵌入式系統(tǒng)中又沒有太大空間來存儲大量的數(shù)據(jù)，本文給出了一種用于二維圖像壓縮的嵌入式零樹小波編碼算法，即EZW算法，并將該算法加以修改后成功地應用在一維腦電信號數(shù)據(jù)的壓縮上;然后針對EZW算法的不足，提出了一種以EZW為基礎的改進壓縮算