高速圖像采集壓縮存儲系統(tǒng)設(shè)計.pdf

1、隨著因特網(wǎng)以及數(shù)字多媒體技術(shù)的迅猛發(fā)展，人們對數(shù)據(jù)傳輸?shù)乃俣忍岢隽诵碌囊?。圖像數(shù)據(jù)在存儲及傳輸過程中占用了大量帶寬資源，因此圖像壓縮技術(shù)就顯得尤為重要。FPGA是實現(xiàn)圖像壓縮處理技術(shù)的理想平臺，本文就是以此為切入點，設(shè)計了在FPGA平臺上實現(xiàn)圖像采集壓縮存儲的方法。
　　本文對系統(tǒng)的三個主要環(huán)節(jié)分別進行了設(shè)計與實現(xiàn)。圖像采集部分使用Camera Link接口高速數(shù)字相機采集圖像，根據(jù) Camera Link協(xié)議時序，設(shè)計了Cam

2、era Link硬件電路；圖像壓縮部分采用JPEG圖像壓縮標準，對于二維離散余弦變換利用變換系數(shù)對稱性和FPGA的流水特性，提出一種節(jié)省系統(tǒng)運行時間，利于工程實現(xiàn)的快速2D-DCT算法，將 DCT系數(shù)分時賦值，連續(xù)做兩次 DCT變換，實現(xiàn)數(shù)據(jù)的無縫處理，量化模塊預(yù)先將除法數(shù)據(jù)存入內(nèi)存，通過查找方式相乘，把除法轉(zhuǎn)換為乘法運算。熵編碼模塊采用Huffman編碼，直流系數(shù)和交流系數(shù)分別進行編碼，通過數(shù)據(jù)拼接將變長碼轉(zhuǎn)換為定長碼進行輸出，得到最

3、終的Huffman碼流。圖像存儲模塊通過設(shè)計SDRAM的讀寫控制時序?qū)D像壓縮數(shù)據(jù)存入存儲資源中。
　　本文的實現(xiàn)方案中，在片上資源足夠的情況下，把壓縮模塊做乒乓操作，以面積換取系統(tǒng)運行速度，在提高系統(tǒng)處理速度的同時，增加了其數(shù)據(jù)吞吐率，保證了圖像數(shù)據(jù)處理的時間連續(xù)性，達到了圖像處理對系統(tǒng)實時性的要求。
　　系統(tǒng)基于Xilinx公司的Virtex-6開發(fā)板，在ISE14.6的開發(fā)環(huán)境中，使用Verilog HDL語言開發(fā)完成