10G EPON編碼與糾錯電路的ASIC設(shè)計.pdf

1、隨著人們對寬帶業(yè)務(wù)需求的增大，光纖通信得到了飛速發(fā)展。10G以太網(wǎng)無源光網(wǎng)絡(luò)(10G Ethernet passive optica network,10G EPON)憑借其更大的帶寬及與EPON系統(tǒng)無縫兼容的優(yōu)勢，已成為光纖接入技術(shù)的主流。目前，研究10G EPON的國內(nèi)外高校，企業(yè)及研究機構(gòu)越來越多，但是，能夠設(shè)計10G EPON芯片的公司絕大多數(shù)為外國公司。因而，自主研發(fā)設(shè)計10G EPON芯片，能夠解除國內(nèi)對外國企業(yè)的依賴。本課

2、題研究的10G EPON編碼與糾錯電路，是10G EPON物理層芯片的關(guān)鍵部分。編碼糾錯是數(shù)據(jù)可靠通信的保證，另外，編碼糾錯效率也是決定芯片面積的重要因素。因此，有必要深入研究10G EPON的編碼與糾錯電路。本文主要完成的工作包括：
　　(1)設(shè)計初期，深入研究10G EPON協(xié)議，包括802.3及802.3av。理解10G EPON物理層各個子層的功能及數(shù)據(jù)處理過程，制定設(shè)計方案和框架。
　　(2)在深入理解協(xié)議的基礎(chǔ)上

3、，選擇適合10G EPON系統(tǒng)的編碼與糾錯算法。其中，常用的兩種編碼方式為8/10B編碼和64/66B編碼，本文對兩者分別進行了原理分析和比較。另外，糾錯算法的選擇，是本文設(shè)計的關(guān)鍵。第三章對其進行了深入分析，并提出一種改進的算法，這種糾錯算法能夠糾正10G EPON中出現(xiàn)的錯誤，并且面積相對較小，適用于10G EPON系統(tǒng)。
　　(3)選好算法后，對編碼與糾錯電路進行了電路設(shè)計與FPGA驗證。設(shè)計時，分為發(fā)送和接收兩個部分，發(fā)送

4、電路包括64/66B編碼，加擾，RS編碼，接收電路包括RS解碼，解擾，64/66B解碼。設(shè)計完成后，對設(shè)計進行了FPGA驗證。
　　(4)功能仿真驗證通過后，對編碼與糾錯電路進行了邏輯綜合。邏輯綜合，是連接前后端設(shè)計的橋梁，綜合的好壞直接關(guān)系到后端設(shè)計的可實現(xiàn)性。
　　(5)對編碼及糾錯電路進行了后端設(shè)計。邏輯綜合完成后，可以得到綜合網(wǎng)表和時序約束文件。根據(jù)綜合網(wǎng)表和時序約束文件對設(shè)計進行布局布線，形式驗證，靜態(tài)時序分析等后