LTe-A中LDPC譯碼算法在可重構平臺的實現與驗證.pdf

1、低密度奇偶校驗碼作為目前最接近Shannon限的編碼方式，由于逼近Shannon限的譯碼性能、較低的譯碼復雜度以及譯碼的高并行度等特點，已經被多種通信標準選為標準編碼方式。而由于在ASIC、DSP等架構上設計LDPC譯碼器時，無法避免其結構固定、吞吐率低、碼率偏向單一等問題，在新型架構上實現LDPC碼譯碼器的需求逐漸凸顯。粗粒度可重構陣列架構由于具有高度的靈活性和近ASIC的性能，迎合了通信技術在多標準共存、各標準共同演進時，從硬件無線

2、電到軟件無線電的轉變需求，受到了越來越廣泛的關注。
　　本文通過對于LDPC碼譯碼算法的分析及現有譯碼器的研究，以譯碼吞吐率高、誤碼率低、可配置性高為目的，基于算法及其數據流圖分析提出了RaSP-D可重構陣列譯碼器結構。具體研究內容包括以下幾個方面:(1)針對QC-LDPC碼譯碼算法原理及其譯碼算法進行了深入的對比及分析，從算法復雜度和性能等多個角度進行了討論，并最終確定了歸一化最小和算法為實現算法;(2)針對RaSP-D陣列結構

3、確定了其基本設計思想，通過譯碼算法的硬件需求分析，對其計算單元、路由結構、陣列數據端口等陣列微結構進行研究，提出了多功能計算單元、混合跨步路由結構及多樣化的數據訪存接口，提高了陣列計算效率;(3)針對于RaSP-D的存儲結構提出了可重構計算域的設計，進行了無沖突任務劃分機制、多層次組織的存儲結構和自適應訪存模態(tài)的存儲結構等多個角度的微結構設計，提高了RaSP-D的整體訪存效率;(4)針對RaSP-D的整體工作流程進行了詳細的定義，并基于

4、工作流程，進行了算法的核心算了在RaSP-D上的映射，最終，在本文的映射實例中，算法各核心步驟的平均陣列利用率均達到75％以上。
　　實驗使用Verilog HDL語言進行架構的相關描述，同時使用VCS工具進行了功能驗證和時序仿真并使用DC工具進行綜合。實驗結果表明，本文所設計的RaSP-D陣列結構適應于多種不同碼率和碼長的譯碼環(huán)境，平均可以達到1Gbps以上的峰值數據吞吐率，在5/6碼率下吞吐率可達到1.54Gbps，相比于現在