TDM通道承載以太網業(yè)務的速率適配器設計與實現(xiàn).pdf

1、在當前電信系統(tǒng)、鐵路通信系統(tǒng)的傳輸網絡中存在大量E1等時分復用系統(tǒng)的標準速率接口，利用現(xiàn)有這些豐富的低速率E1通道資源采取時分復用的方式承載以太網業(yè)務具有很強的應用價值和現(xiàn)實意義。
　　 而利用低速的數(shù)據(jù)通道傳輸高速以太網數(shù)據(jù)，首先需要解決的問題就是速率的適配問題，本文提出了一個基于Cyclone系列FPGA配以PHY芯片和大容量的外部SRAM的速率適配器設計方案。PHY芯片管理以太網數(shù)據(jù)在物理層的收發(fā)，外部SRAM作為高速數(shù)據(jù)

2、和低速通道之間的緩沖區(qū)，而FPGA則作為整個系統(tǒng)數(shù)據(jù)的管理控制核心。
　　 本文中首先給出了適配器的主要組成部分的原理圖設計，并著重介紹了FPGA的內部各功能模塊設計。通過合理的配置物理層芯片，使得來自雙絞線上的標準編碼經過標準的MII接口向MAC層傳輸，反之也將MII口接收到的數(shù)據(jù)經過編碼等處理后發(fā)往雙絞線。設計的難點在于必須保證數(shù)據(jù)在25Mbps速率的MII接口和2.048Mbps速率的E1接口之間無差錯的傳輸，而高速率數(shù)據(jù)

3、經由低速率通道傳輸時必然存在數(shù)據(jù)緩存的問題，方案中通過使用由FPGA控制的大容量的外部SRAM來緩存數(shù)據(jù)，除此之外FPGA還通過MII接口和PHY之間收發(fā)數(shù)據(jù)，對從MII口接收到的以太網數(shù)據(jù)進行4/8變換、HDLC成幀、并串轉換最終以2.048Mbps的串行數(shù)據(jù)發(fā)往接收端;對接收到的2M串行數(shù)據(jù)進行同步時鐘提取、串并轉換、HDLC解幀、8/4變換并通過MII口發(fā)往PHY。
　　 在完成全部的軟硬件設計后，對適配器進行了調試和驗證