高速采樣數(shù)據(jù)存儲控制器的設(shè)計與實現(xiàn).pdf

1、隨著信息科學(xué)的飛速發(fā)展，在軍事電子對抗和信息科學(xué)等領(lǐng)域如反導(dǎo)雷達、無線通信和圖像處理都不可避免地要傳輸高速大容量的數(shù)據(jù)。因此高速數(shù)據(jù)采集及緩存技術(shù)已經(jīng)成為數(shù)字信號處理等領(lǐng)域中至關(guān)重要的部分，所以我們需要在高速數(shù)據(jù)采集系統(tǒng)中采用大容量、高數(shù)據(jù)傳輸率的存儲介質(zhì)。隨著半導(dǎo)體技術(shù)的發(fā)展，DRAM產(chǎn)品開始出現(xiàn)并快速演進，從開始的單倍速率SDRAM逐漸發(fā)展到市場上最新代的第四代雙倍速率SDRAM。由于處理器的訪問請求不能被DRAM直接識別，所以需要

2、存儲控制器來負責(zé)完成處理器對DRAM的控制、訪問操作。存儲控制器的研究已經(jīng)成為高速數(shù)據(jù)存儲、嵌入式系統(tǒng)、高性能計算等研究領(lǐng)域的熱點之一。
　　本論文研究了DDR3 SDRAM JEDEC標(biāo)準(zhǔn)JESD79-3E，設(shè)計了PHY Only存儲控制器，并將基于該方案的存儲控制器用于高速采集存儲系統(tǒng)。首先，結(jié)合高速采集存儲系統(tǒng)的存儲類型、速度、帶寬等指標(biāo)要求，分析了控制器設(shè)計方案的可行性。其次，根據(jù)課題要求確定系統(tǒng)架構(gòu)，重點分析了緩存系統(tǒng)中

3、的 DDR3工作原理和關(guān)鍵技術(shù)，有助于后續(xù)控制器的設(shè)計。最終，提出了PHY Only存儲控制器的設(shè)計方案。該方案是一種只有物理層的 DDR3控制器設(shè)計方案，通過 ISE14.7開發(fā)工具、Modelsim10.1c仿真工具和Verilog HDL設(shè)計輸入方式對物理層各個子模塊以及高速采集存儲系統(tǒng)的 FPGA設(shè)計模塊進行了邏輯設(shè)計、邏輯仿真，并重點分析了本方案所設(shè)計的控制器的性能優(yōu)勢。最后運用 ML605硬件平臺以及Chipscope邏輯分