基于切分的并行FPGA工藝映射的方法.pdf

1、傳統(tǒng)的FPGA工藝映射是將門級網(wǎng)表轉(zhuǎn)換成LUT（FPGA基本片上物理資源）級網(wǎng)表的過程。在實際的設(shè)計中，對于一個電路設(shè)計，為了保證最后電路的質(zhì)量，工藝映射往往會被迭代多次。因此，隨著近代FPGA設(shè)計復(fù)雜程度的增加，傳統(tǒng)的流程是非常耗時的。
　　現(xiàn)今，隨著多核處理器被越來越廣泛地應(yīng)用，不同領(lǐng)域中許多復(fù)雜的計算過程都被并行化，以達(dá)到縮短運行時間的目的。因此，將多核并行化技術(shù)用于FPGA開發(fā)流程有著非常好的應(yīng)用前景。在之前的研究中，已經(jīng)

2、提出了許多并行化工藝映射的方法和技術(shù)，并且都有著不錯的效果。然而，大多數(shù)的并行化方法都是代碼層面的實現(xiàn)，即針對特定的工藝映射算法進行并行化處理。因此，一旦工藝映射的算法改變或者軟件中工藝映射的引擎變換升級，原有的并行化便失去作用。本研究提出了一種全新的基于電路網(wǎng)表切分的方法流程來實現(xiàn)工藝映射的并行化。它不依賴于具體的工藝映射算法。因為工藝映射算法的內(nèi)部優(yōu)化具有全局性，當(dāng)原網(wǎng)表被切分為若干子網(wǎng)表時，不但網(wǎng)表的結(jié)構(gòu)被改變了，對于子網(wǎng)表的映射

3、的優(yōu)化程度也不及直接作用于原網(wǎng)表的方法。因此，在大多數(shù)情況下，對于最后由經(jīng)過映射的子網(wǎng)表合并成的輸出網(wǎng)表，其所代表電路的質(zhì)量是不如直接映射得到的電路的。因此，在本研究提出的方法中，設(shè)計了諸多切分算法以最小化最終電路的質(zhì)量損失。
　　本論文中提出的流程主要包括三個步驟：切分，映射以及補償。切分步驟中，提出了包括基于扇出的切分，基于時序的切分，以關(guān)鍵路徑為核心的切分，，基于Hmetis算法的切分以及改進型以關(guān)鍵路徑為核心的切分。并且，