電荷平衡耐壓層結(jié)構(gòu)的優(yōu)化設(shè)計及應(yīng)用研究.pdf

1、全球氣候變暖和能源危機對電能的高效利用提出了苛刻要求，電力電子技術(shù)是目前最先進的電能轉(zhuǎn)換技術(shù)，而功率半導(dǎo)體器件是電力電子技術(shù)中最為核心的部件。人們一直在尋找所謂“完美的功率半導(dǎo)體器件”，要求驅(qū)動功耗、導(dǎo)通功耗、關(guān)態(tài)功耗和開關(guān)損耗都很低，現(xiàn)在市面上的主流器件都只能部分滿足以上要求。本文所研究的電荷平衡耐壓層結(jié)構(gòu)是硅基功率半導(dǎo)體器件領(lǐng)域的研究熱點，它能夠顯著地提高縱向器件、橫向器件和器件結(jié)終端的性能，使器件更接近“完美”。電荷平衡原理在功率

2、半導(dǎo)體器件中的應(yīng)用非常廣泛，包括超結(jié)結(jié)構(gòu)、各種降低表面場結(jié)構(gòu)和優(yōu)化橫向變摻雜結(jié)構(gòu)等。作者通過大量的文獻閱讀和學習發(fā)現(xiàn)，電荷平衡耐壓層結(jié)構(gòu)在理論上還有進一步優(yōu)化的空間，而且在應(yīng)用中也存在一些問題，比如襯底輔助耗盡效應(yīng)導(dǎo)致體硅超結(jié)橫向雙擴散金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管（Lateral Double-diffused Metal-Oxide-Semiconductor field effect transistor：LDMOS）的擊穿電壓

3、很小，以及如何在國內(nèi)現(xiàn)有工藝上實現(xiàn)前人的一些創(chuàng)新結(jié)構(gòu)等。針對以上問題，作者在電子科技大學陳星弼院士的指導(dǎo)下開展了一系列研究工作。本文的創(chuàng)新工作主要有：
　　1.為進一步降低超結(jié)結(jié)構(gòu)的比導(dǎo)通電阻，研究了一種縱向三段變化摻雜的改進型超結(jié)結(jié)構(gòu)?？v向變化摻雜的引入降低了原結(jié)構(gòu)中的峰值電場，使電場分布更加均勻，可進一步提高超結(jié)柱中的平均摻雜濃度。利用電荷疊加原理將結(jié)構(gòu)分解為一個普通超結(jié)結(jié)構(gòu)部分和一個PIN二極管結(jié)構(gòu)部分，求解泊松方程得到電場

4、分布模型。借助數(shù)值分析軟件MATLAB對電壓等級為400 V~1600 V的結(jié)構(gòu)在柱寬度分別為b=5μm和b=12μm條件下進行優(yōu)化設(shè)計，結(jié)果表明縱向變化摻雜超結(jié)結(jié)構(gòu)的比導(dǎo)通電阻與擊穿電壓的折衷關(guān)系優(yōu)于普通超結(jié)結(jié)構(gòu)，相同電壓等級的器件比導(dǎo)通電阻降低約10％。進一步使用工藝仿真驗證了一個600 V的金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管在柱寬度為b=5μm條件下比導(dǎo)通電阻降低7.7%，并且不需要添加額外的工藝步驟。
　　2.提出了一種基于

5、深漏端擴散區(qū)結(jié)合場板技術(shù)的新型電荷補償型LDMOS結(jié)構(gòu)，用于解決限制體硅電荷補償型LDMOS擊穿電壓的襯底輔助耗盡效應(yīng)問題。從漏端擴散區(qū)的曲率效應(yīng)出發(fā)解釋了襯底輔助耗盡效應(yīng)，分析了深漏端擴散區(qū)結(jié)合場板技術(shù)減弱曲率效應(yīng)從而提高器件擊穿電壓的原因。借助三維器件仿真軟件DAVINCI對漏端擴散區(qū)結(jié)深和場板結(jié)構(gòu)參數(shù)進行優(yōu)化設(shè)計，結(jié)果表明新結(jié)構(gòu)的優(yōu)值比使用降低表面場技術(shù)的經(jīng)典解決方案提高約20%，擊穿電壓抵抗電荷非平衡的工藝窗口提高至±4%。電阻

6、負載下仿真結(jié)果表明電壓等級為700 V的新結(jié)構(gòu)開啟時間為10 ns，關(guān)斷時間為30 ns。文中給出了一個可行的制造工藝流程，工藝仿真證實高溫過程會影響超結(jié)柱中雜質(zhì)分布，但不會影響優(yōu)化結(jié)果。
　　3.基于陳星弼院士的優(yōu)化橫向變摻雜結(jié)構(gòu)的相關(guān)專利，開發(fā)了一個800 V的智能功率集成電路工藝平臺。此工藝平臺能夠?qū)M向高壓功率器件與縱向高壓功率器件集成在同一芯片上，只需在標準的互補金屬氧化物半導(dǎo)體（Complementary Metal-

7、Oxide-Semiconductor：CMOS）工藝流程上添加幾個工藝步驟，一共使用11層掩膜版，12次光刻。文中詳細分析了工藝平臺結(jié)構(gòu)和流程，并討論了工藝參數(shù)的設(shè)計，特別是優(yōu)化橫向變摻雜結(jié)構(gòu)中各層雜質(zhì)劑量的設(shè)計。對工藝平臺中集成的800 V高壓功率器件、40 V中壓CMOS器件、靜電放電保護器件、場柵氧器件等結(jié)構(gòu)進行了測試分析，最后用一款離線式開關(guān)電源芯片驗證了其實用性。
　　4.基于陳星弼院士的高速絕緣柵雙極型晶體管（Ins

8、ulated Gate Bipolar Transistor：IGBT）和優(yōu)化橫向變摻雜結(jié)構(gòu)的相關(guān)專利，開發(fā)了一個1700 V的高低壓集成工藝平臺，在一個成熟的平面柵非穿通型IGBT工藝流程中，添加幾個工藝步驟用于集成低壓控制電路。工藝流程使用“正面→背面→正面→背面”加工過程以激活背面各層雜質(zhì)，使用揭離工藝在背面制作了兩個金屬電極。本工藝平臺一共使用了16層掩膜版，其中有13層用于正面工藝，其余3層用于背面工藝。IGBT器件的擊穿電壓