單核處理器片上滲透數(shù)據(jù)調(diào)配方法研究.pdf

1、“存儲墻”問題一直是制約處理器性能提升的瓶頸，它指的是，處理器和內(nèi)存之間巨大的速度鴻溝，使得處理器獲取數(shù)據(jù)與內(nèi)存提供數(shù)據(jù)之間出現(xiàn)了供不應(yīng)求的情況。滲透延遲容忍機制是解決“存儲墻”問題的新途徑，然而現(xiàn)有的滲透技術(shù)卻有很多不足之處，這些不足之處可分為研究內(nèi)容和研究方法兩方面。研究內(nèi)容上的不足之處在于:對及時局部性、滲透數(shù)據(jù)缺乏準(zhǔn)確的定義;現(xiàn)有的滲透技術(shù)專注于通過軟件技術(shù)調(diào)配滲透數(shù)據(jù)在存儲層次中的移動而忽視了對作為數(shù)據(jù)載體的存儲空間的研究，事

2、實上，現(xiàn)有的存儲層次特別是高速緩存已經(jīng)不利于滲透技術(shù)的開展。研究方法上的不足之處在于現(xiàn)有的滲透技術(shù)主要通過間接的模擬仿真手段來證明滲透延遲容忍機制的有效性，導(dǎo)致對滲透技術(shù)的本質(zhì)缺乏深刻認(rèn)識。
　　本文在中科院計算所計算機體系結(jié)構(gòu)國家重點實驗室開放課題“眾核處理器滲透延遲容忍機制的分析與研究”（編號CARCH201307）的支持下，介紹了以泉吸和泉涌為主要構(gòu)件的滲透緩存組成原理以及相應(yīng)的以冷滲透和熱滲透為主要手段的片上數(shù)據(jù)遷移思想。

3、
　　本文的另一個主要工作是采用Verilog語言和ModelSim仿真工具成功搭建了一個滲透緩存仿真平臺和一個與之做對比實驗的傳統(tǒng)緩存仿真平臺，使用本文實現(xiàn)的仿真平臺可以直接地而非間接地研究滲透緩存以及滲透數(shù)據(jù)調(diào)配方法，彌補了現(xiàn)有的滲透技術(shù)在研究方法上的不足。本文設(shè)計的仿真平臺可靈活配置實驗所需的各項參數(shù)，最終生成反映緩存命中率等情況的性能報告。本文對仿真平臺進行了模塊級和系統(tǒng)級驗證，證明本文實現(xiàn)的仿真平臺完全滿足現(xiàn)階段的實驗需