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1、隨著單芯片集成工藝的發(fā)展,基于傳統(tǒng)總線式通信的片上系統(tǒng)逐漸成為制約芯片處理能力的瓶頸,復(fù)雜的架構(gòu),低效率的數(shù)據(jù)通信都迫使人們將目光轉(zhuǎn)向片上網(wǎng)絡(luò)技術(shù)的研究。片上網(wǎng)絡(luò)在設(shè)計(jì)上把資源處理節(jié)點(diǎn)和路由通信接口分離,正是這種設(shè)計(jì)促使不同時(shí)鐘頻率模塊接入系統(tǒng)成為可能,使得全局異步局部同步式系統(tǒng)級(jí)芯片設(shè)計(jì)占有優(yōu)勢(shì),但在異步時(shí)鐘域之間安全,高效通信成為設(shè)計(jì)片上網(wǎng)絡(luò)的難題。本文根據(jù)片上網(wǎng)絡(luò)全局異步局部同步特點(diǎn),提出一種改進(jìn)型路由通信模型,使用低復(fù)雜度維序路
2、由算法,能夠高效完成數(shù)據(jù)跨時(shí)鐘域通信,并有效改善網(wǎng)絡(luò)性能。
綜合利用片上網(wǎng)絡(luò)全局異步局部同步特點(diǎn),使用類似計(jì)算網(wǎng)絡(luò)局域網(wǎng)概念對(duì)片上網(wǎng)絡(luò)中同步時(shí)鐘頻率資源節(jié)點(diǎn)聚集,形成一個(gè)同步時(shí)鐘域。由于同步時(shí)鐘域內(nèi)所有資源節(jié)點(diǎn)工作在同時(shí)鐘頻率,通信實(shí)現(xiàn)簡(jiǎn)單,所以在同步時(shí)鐘內(nèi)使用復(fù)雜度低、且高效的無緩存路由技術(shù)。在各個(gè)時(shí)鐘域之間,使用高效的異步FIFO通信。數(shù)據(jù)由資源節(jié)點(diǎn)產(chǎn)生,若是需要傳遞給其它時(shí)鐘域,則直接使用異步FIFO傳遞數(shù)據(jù),實(shí)現(xiàn)數(shù)據(jù)提
3、前分流,達(dá)到一種邏輯分層路由效果。本文設(shè)計(jì)安全、高效的異步 FIFO,利用格雷編碼和雙觸發(fā)器技術(shù)確保FIFO安全、高效跨時(shí)鐘域傳遞數(shù)據(jù)。這種設(shè)計(jì)不但能夠?qū)崿F(xiàn)數(shù)據(jù)提前分流、避免擁塞,還能在很大程度上節(jié)省片上網(wǎng)絡(luò)存儲(chǔ)資源,達(dá)到網(wǎng)絡(luò)模型性能最優(yōu)化。
本文使用Verilog HDL硬件描述語言在QuartusⅡ9.0平臺(tái)上設(shè)計(jì)片上網(wǎng)絡(luò)通信模型,使用Modelsim對(duì)片上網(wǎng)絡(luò)通信模型做了路由功能性和網(wǎng)絡(luò)性能仿真驗(yàn)證,路由器作為片上網(wǎng)絡(luò)模
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