一種基于緩存分區(qū)的線程間緩存干擾消除結構的設計和實現(xiàn).pdf

1、傳統(tǒng)的嵌入式單線程處理器在管理多路外設的情況下存在中斷響應延遲隨機，線程切換開銷大的問題。硬件多線程處理器通過多個硬件線程并行執(zhí)行，縮短了中斷響應的時間，減小了線程切換開銷，在多外設管理上具有明顯的優(yōu)勢。緩存(Cache)作為高速存儲器具有軟件透明，平均性能好的優(yōu)點，適用于硬件多線程下的多任務并行處理應用場景。而通過動態(tài)緩存分區(qū)方法可以抑制硬件多線程處理器下不同硬件線程對一級共享Cache訪問產(chǎn)生的相互污染，提升系統(tǒng)整體性能。目前，適用

2、于多級Cache結構的最近未使用(Not Recently Used，NRU)動態(tài)緩存分區(qū)方法在硬件多線程處理器的一級Cache下存在命中估計不準確，劃分方式復雜且無法抑制不恰當劃分這兩方面問題。命中估計不準確導致硬件多線程處理器的執(zhí)行效率降低，Cache的不恰當劃分影響線程獲得的處理器時間片。
　　本研究設計了一種改進的動態(tài)Cache分區(qū)方法，對命中估計方法和Cache劃分方法進行改進。改進的命中統(tǒng)計分析方法采用一種基于二叉樹替

3、換策略的命中位置估計方式，該命中位置估計方式通過對二叉樹狀態(tài)值進行簡單邏輯運算得到命中位置信息，在提高命中估計精度的同時降低硬件實現(xiàn)復雜度。結合該命中統(tǒng)計分析方法和硬件多線程處理器的特點，改進的Cache分區(qū)方法采用了一種低硬件開銷的非遍歷劃分算法來降低劃分計算時間復雜度，并通過將Cache分為可劃分區(qū)域和不可劃分區(qū)域的部分分區(qū)方式來抑制不恰當劃分產(chǎn)生的后果，最終實現(xiàn)在不降低干擾消除能力的情況下提升硬件多線程處理器系統(tǒng)的性能。經(jīng)Mibe