基于FPGA的TCP協(xié)議的設(shè)計與驗證.pdf

1、進(jìn)入新世紀(jì)以來，人類社會已經(jīng)逐步跨入數(shù)字化、信息化時代。信息技術(shù)的發(fā)展已經(jīng)成為推動人類生活方式發(fā)生轉(zhuǎn)變的一個重要因素。The Internet of Things（物聯(lián)網(wǎng)）、Cloud Computation（云計算）、Big Data（大數(shù)據(jù)）的提出更是信息技術(shù)發(fā)展到新階段的一個重要標(biāo)志?，F(xiàn)階段信息技術(shù)的一個重要依托就是高速互聯(lián)網(wǎng)技術(shù)。而要實現(xiàn)高速互聯(lián)網(wǎng)，必須克服高時延和低吞吐量這兩個缺點。TCP/IP協(xié)議的硬線化是解決上述問題的一個

2、重要途徑。為此，世界各國也都在該項技術(shù)上投入了巨大的人力和物力。本文對TCP/IP協(xié)議硬線化過程中的關(guān)鍵流程TCP協(xié)議的硬線化進(jìn)行了深入的研究。
　　本文以IEEE的RFC793協(xié)議為標(biāo)準(zhǔn)，在查閱了大量參考文獻(xiàn)和互聯(lián)網(wǎng)資源的基礎(chǔ)上，設(shè)計了基于FPGA的TCP卸載引擎。本設(shè)計的主要由三大部分構(gòu)成：TCP發(fā)送處理模塊、定時/計數(shù)模塊以及TCP接收處理模塊。其中TCP發(fā)送處理模塊是本設(shè)計的核心部分，它主要負(fù)責(zé)校驗和的產(chǎn)生，數(shù)據(jù)的封裝，發(fā)

3、送報文的緩存，狀態(tài)的跳轉(zhuǎn)，相關(guān)控制信號的產(chǎn)生，數(shù)據(jù)流量的控制以及重傳超時時間閾值的調(diào)整；定時/計數(shù)模塊主要負(fù)責(zé)記錄TCP報文的發(fā)送以及傳輸時間，以供TCP發(fā)送處理模塊使用。TCP接收處理模塊主要負(fù)責(zé)接收報文的解析、校驗以及緩存。
　　本設(shè)計以Xilinx的EDA設(shè)計套件ISE14.7為軟件編程平臺，采用Verilog HDL為編程語言來設(shè)計相應(yīng)的硬線邏輯電路。以ISE自帶的波形仿真軟件Isimulator為工具進(jìn)行了功能上的仿真，

4、仿真過程主要分為2個部分：模塊的仿真和系統(tǒng)級仿真。當(dāng)子模塊仿真和系統(tǒng)整體仿真通過以后，本文將設(shè)計好的TCP模塊與UART模塊通過接口例化的形式整合在一起形成一個完整的通信實體。接下來進(jìn)行綜合、布局布線、生成比特流文件，最后比特文件分別下載到具有兩個不同端口號的NEXYS2開發(fā)板。驗證過程中，根據(jù)開發(fā)板上LED燈及8段數(shù)碼管的狀態(tài)來判斷本設(shè)計在功能上是否符合協(xié)議標(biāo)準(zhǔn)。與此同時還使用了邏輯分析儀Logic Analyzer對start_si