集成于GPS射頻芯片的LDO設計.pdf

1、隨著電子技術的發(fā)展，集成穩(wěn)壓器成為各種電子設備中不可或缺的組成部分，線性穩(wěn)壓器由于具有極低的自有噪聲和較高的電源抑制比，結構簡單等優(yōu)點得到廣泛使用，為適應寬電壓工作環(huán)境的需要，現(xiàn)在越來越多的芯片已經(jīng)集成了低壓差線性穩(wěn)壓器。 本文針對一款GPS射頻芯片，設計了集成于射頻芯片內(nèi)部的LDO。由于射頻芯片中各個模塊對電源噪聲很敏感，所以需要降低LDO的輸出噪聲并提高LDO的電源抑制比，而LDO的噪聲和電源抑制比很大程度上由基準電壓源決定

2、，通過在基準電壓源的輸出串聯(lián)一路RC低通濾波器，可以有效降低LDO的輸出噪聲，并提高LDO的電源抑制比。RC濾波器的大電容可以外接，這樣可以節(jié)省芯片面積，加大電容值可以顯著的降低基準電壓源的輸出噪聲。為了降低射頻芯片的功耗，設計有開關電路，在電路閑置期間將芯片的電源關閉。由于要集成于射頻芯片內(nèi)部，所以對芯片面積有嚴格的要求。本設計輸入電壓范圍2．6V-3．6V，輸出電壓1．8V，電路包括帶隙基準電壓源、誤差放大器、緩沖器、調(diào)整管、反饋網(wǎng)

3、絡、過溫保護電路以及限流保護電路。射頻芯片正常工作電流為15mA，故設計最大輸出電流50mA；負載電流在OmA到50mA間變化時，LDO輸出電壓變化峰值小于5mV； PSRR在lkHz處達到73．7dB，在1GHz的帶寬內(nèi)PSRR最小為36．6dB；在100kHz處LDO的輸出噪聲密度為33．5nV/√HZ，在1MHz處輸出噪聲密度達到8．72nV/√HZ。本設計的版圖面積約為280μm×150μm，使用TSMC0．18μm射頻和混合信