基于FPGA的高壓信號(hào)源設(shè)計(jì).pdf

1、在鐵電材料研究中，鐵電材料的極化和反轉(zhuǎn)時(shí)需要較高的電壓，因此要求具有高輸出電壓的信號(hào)源，目前市場(chǎng)上常規(guī)信號(hào)源輸出電壓一般為5 Vpp，這顯然不能滿足實(shí)驗(yàn)室研究使用，針對(duì)于此問題，論文提出一種基于FPGA利用直接頻率合成（ DDS）技術(shù)開發(fā)任意波形高壓源的方法。
　　高壓信號(hào)源的設(shè)計(jì)主要分為兩個(gè)部分，一個(gè)是FPGA的任意波形發(fā)生器的開發(fā)，一部分是對(duì)任意信號(hào)升壓并放大輸出功率。任意波形發(fā)生器的設(shè)計(jì)是基于直接頻率合成（DDS）技術(shù)在可編

2、程邏輯器件上設(shè)計(jì)實(shí)現(xiàn)。論文在介紹 DDS開發(fā)技術(shù)的基礎(chǔ)上，給出了本系統(tǒng)在FPGA上總體設(shè)計(jì)方案，采用VerilogHDL硬件描述語言完成了DDS波形發(fā)生模塊設(shè)計(jì)，結(jié)合設(shè)計(jì)中遇到ROM資源不夠的問題，對(duì)DDS ROM壓縮技術(shù)的應(yīng)用與實(shí)現(xiàn)進(jìn)行了重點(diǎn)研究與介紹，本設(shè)計(jì)分別針對(duì)正弦波、三角波對(duì)稱性，鋸齒波的單調(diào)性，方波的幅值只有0和1的特點(diǎn)做了不同的優(yōu)化壓縮設(shè)計(jì)，最終壓縮比達(dá)到16：3，而硬件電路僅僅增加了一個(gè)計(jì)數(shù)器和一個(gè)反向器，解決了設(shè)計(jì)時(shí)F

3、PGA ROM資源不夠的問題。
　　任意波形發(fā)生器的控制單元采用了SOPC技術(shù)，利用NiosII軟核處理器實(shí)現(xiàn)對(duì)DDS波形發(fā)生模塊、LCD液晶屏的控制，以及對(duì)鍵盤的控制信號(hào)的采集，在控制單元的設(shè)計(jì)上，論文重點(diǎn)分析了NiosII系統(tǒng)的HAL開發(fā)環(huán)境，給出了對(duì)LCD和鍵盤控制的流程圖，并用C語言設(shè)計(jì)了相關(guān)程序。
　　信號(hào)升壓模塊采用了浮動(dòng)電壓源技術(shù)，將普通運(yùn)算放大器的輸出電壓從±15V升高至±20V，最終設(shè)計(jì)了運(yùn)算放大器驅(qū)動(dòng)的甲