基于vhdl的數字秒表設計

1、河南農業(yè)大學課程設計報告設計題目： 基于 VHDL 的數字秒表的設計 學 院： 專 業(yè)： 電子信息科學與技術 班 級： 學 號： 姓 名： 電子郵件： 日 期： 成 績：

2、 指導教師： 一、 一、 數字鬧鐘設計要求 數字鬧鐘設計要求:1.四個十進制計數器：分別用來對百分之一秒、十分之一秒、秒和分進行計數；2.兩個六進制計數器：用來分別對十秒和十分進行計數；3.分頻器；用來產生 100Hz 計時脈沖；4.顯示譯碼器：完成對顯示譯碼的控制。3、能夠完成清零、啟動、保持（可以使用鍵盤或撥碼開關置數）功能。4、時、分、秒、百分之

3、一秒顯示準確。二、 二、 實驗目的： 實驗目的：1、初步了解可編程邏輯器件(PLD)的基本原理；2、熟練掌握 MAX+PlusⅡ圖形編輯器、文本編輯器等不同的輸入設計方法，掌握EDA 的自頂向下(Top to Down)的模塊化設計思想；3、了解 VHDL 語言的語法、句法及結構，能看懂 VHDl 語言編寫的程序，并能熟練運用 MAX+PlusⅡ軟件對各個程序模塊進行波形仿真；4、熟悉頂層電路的原理圖輸入法，能應用 EDA 設計思想進行