基于verilog數(shù)字鐘設計報告

1、1、課程設計目標課程設計目標1.熟悉并掌握verilog硬件描述語言2.熟悉quartus軟件開發(fā)環(huán)境3.學會設計大中規(guī)模的數(shù)字電路，并領會其中的設計思想二、課程設計實現(xiàn)的功能二、課程設計實現(xiàn)的功能（1）設計一個數(shù)碼管實時顯示時、分、秒的數(shù)字時鐘（24小時顯示模式）；（2）可以調節(jié)小時，分鐘。（3）能夠進行24小時和12小時的顯示切換。（4）可以設置任意時刻鬧鐘，并且有開關鬧鐘功能。（5）有整點報時功能，幾點鐘LED燈閃亮幾下。（6）有

2、復位按鍵，復位后時間從零開始計時，但鬧鐘設置時間不變。3、設計原理：設計原理：1、總原理框圖：、總原理框圖：是是2、各個子模塊設計：各個子模塊設計：計數(shù)模塊譯碼顯示模塊譯碼顯示模塊分頻模塊分頻模塊設置鬧鐘小時設置鬧鐘小時分鐘校正分鐘校正小時校正小時校正模式選擇模塊模式選擇模塊設置鬧鐘分鐘設置鬧鐘分鐘復位復位是否到鬧鐘時間是否到鬧鐘時間切換切換12進制顯示進制顯示輸出鬧鐘信號輸出鬧鐘信號到達整點到達整點輸出整點報時信號輸出整點報時信號SH

3、=4d0SL=4d0endelseif((mode_flag==4b0010)SH=4d0SL=4d0endif(cnt==8d59)計時達到計時達到59，下一個脈沖下從新計時，下一個脈沖下從新計時begincnt=8d0SH=4d0SL=4d0co=1b1endelsebeginco=1b0cnt=cnt8d1SL=cnt%10秒十位秒十位SH=cnt10秒各位秒各位endendendendmodule分計時和小時計時代碼和上述類似，

4、不再舉出。secondu4(_1HZresetmode_flagKeydone2SH24SL24co1)minuteu5(co11resetMH24ML24co2)houru6(co22resetHH24HL24)（3）、模式選擇模塊、模式選擇模塊：同過一個模式檔按鍵MODE，按一下產生對應一種模式mode_flag，并且可以循環(huán)。在不同的模式下可以進行不同的操作。其中mode_flag=40000為正常顯示計時，mode_flag=4

5、0001為小時調鐘模式，mode_flag=400010為分鐘調鐘模，mode_flag=40011為鬧鐘小時設置模式，mode_flag=40100為鬧鐘分鐘設置模式。模式產生：模式產生：modulemode(MODEmode_flag)inputMODEoutput[3:0]mode_flagreg[3:0]mode_flagalways@(negedgeMODE)begin如果檢測到有按鍵按下如果檢測到有按鍵按下mode_flag