畢業(yè)論文--基于dds的數(shù)字移相信號(hào)發(fā)生器(含外文翻譯）

1、<p>　　基于DDS的數(shù)字移相信號(hào)發(fā)生器</p><p><b>　　摘要</b></p><p>　　頻率源是雷達(dá)、通信、電子對(duì)抗與電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵，很多現(xiàn)代電子設(shè)備和系統(tǒng)的功能都直接依賴(lài)于所用頻率源的性能，因此頻率源被人們喻為眾多電子系統(tǒng)的“心臟”。而當(dāng)今高性能的頻率源均通過(guò)直接數(shù)字頻率合成(DDS)技術(shù)來(lái)實(shí)現(xiàn)。</p>&l

2、t;p>　　直接數(shù)字式頻率合成技術(shù)DDS(Direct Digital Synthesis)是新一代的頻率合成技術(shù)，它采用數(shù)字控制信號(hào)的相位增量技術(shù)，具有頻率分辨率高，頻率切換快，頻率切換時(shí)相位連續(xù)和相位噪聲低以及全數(shù)字化易于集成等優(yōu)點(diǎn)。</p><p>　　本文首先對(duì)信號(hào)發(fā)生器以及DDS的發(fā)展和現(xiàn)狀進(jìn)行了歸納敘述。其次對(duì)DDS的原理及其輸出信號(hào)的性能進(jìn)行了分析。再次通過(guò)對(duì)系統(tǒng)的分析，總結(jié)歸納出了系統(tǒng)的硬件

3、結(jié)構(gòu)，硬件主要由FPGA芯片、數(shù)模轉(zhuǎn)換電路、幅度調(diào)節(jié)電路、功率放大電路和輸入、顯示電路組成。采用FPGA實(shí)現(xiàn)了正弦信號(hào)發(fā)生器，信號(hào)發(fā)生器主要由累加器和ROM查詢(xún)表組成，可由頻率和相位控制字使信號(hào)發(fā)生器的輸出改變。最后完成了軟件和硬件的設(shè)計(jì)和調(diào)試，對(duì)實(shí)驗(yàn)樣機(jī)進(jìn)行了測(cè)試，結(jié)果顯示的數(shù)據(jù)基本能夠達(dá)到輸出頻率變化范圍在4.992kHz—1272.96kHz，輸出幅度為1.8V—2.1V的設(shè)計(jì)要求。</p><p>　　關(guān)

4、鍵詞 直接數(shù)字頻率合成器；信號(hào)發(fā)生器；現(xiàn)場(chǎng)可編程門(mén)陣列</p><p>　　Digital Phase Shifter Signal Generator Base on DDS</p><p><b>　　Abstract</b></p><p>　　The frequency source is the radar, the corresp

5、ondence，the electronic countermeasure and the electronic system realization high performance target key, the very many modem electronic installation and the system function all directly relies on in uses the frequency so

6、urce the performance，therefore the frequency source is explained by the people for the multitudinous electronic system” the heart”．But the high performance frequency source realizes now through the direct digital frequen

7、cy synthesizes</p><p>　　Direct digital synthesizing is a new frequency synthesizing technology, which adopts phase increment controled by digital. It has so many virtues such as high frequency resolving, fas

8、t frequency switching ability, continuous phase, low phase noise and integration easily for its digital operation.</p><p>　　This article first DDS signal generator, as well as the development and summarized

9、description of the status quo. Second, the principle of the DDS output signal and its performance analyzed. Again through the system analysis, a summary of the system's hardware architecture, hardware mainly by the F

10、PGA chip, digital-to-analog conversion circuit, the rate adjustment circuit, power amplifier circuit and input, display circuit. The use of FPGA realization of a sinusoidal signal generator, signal gen</p><p&g

11、t;　　Keywords DDS；Signal Generating；FPGA</p><p>　　不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印</p><p><b>　　目錄</b></p><p><b>　　摘要……I</b></p><p>　　AbstractII</p>

12、<p><b>　　第1章 緒論1</b></p><p>　　1.1 信號(hào)發(fā)生器技術(shù)1</p><p>　　1.2 頻率合成技術(shù)2</p><p>　　1.2.1 頻率合成技術(shù)概述2</p><p>　　1.2.2 頻率合成技術(shù)的發(fā)展2</p><p>　　1.2.3 DDS

13、研究現(xiàn)狀及意義3</p><p>　　1.3 FPGA在DDS技術(shù)實(shí)現(xiàn)4</p><p>　　1.4 論文主要研究?jī)?nèi)容5</p><p>　　第2章 DDS技術(shù)6</p><p>　　2.1 DDS頻率合成的原理與結(jié)構(gòu)6</p><p>　　2.1.1 DDS的基本原理6</p><p&

14、gt;　　2.1.2 DDS的結(jié)構(gòu)7</p><p>　　2.1.3 DDS的工作特點(diǎn)9</p><p>　　2.2 DDS的頻譜分析9</p><p>　　2.3 DDS的雜散特性分析10</p><p>　　2.3.1 相位截?cái)喈a(chǎn)生的雜散10</p><p>　　2.3.2 幅度量化產(chǎn)生的雜散12<

15、;/p><p>　　2.3.3 DAC轉(zhuǎn)換誤差產(chǎn)生的雜散12</p><p>　　2.3.4 其他噪聲源帶來(lái)的雜散13</p><p>　　2.4 DDS的優(yōu)點(diǎn)和不足13</p><p>　　2.5 本章小結(jié)14</p><p>　　第3章 信號(hào)發(fā)生器系統(tǒng)的硬件設(shè)計(jì)15</p><p>　

16、　3.1 系統(tǒng)硬件總體設(shè)計(jì)15</p><p>　　3.2 FPGA芯片15</p><p>　　3.3 數(shù)模轉(zhuǎn)換電路17</p><p>　　3.4 幅度調(diào)節(jié)電路19</p><p>　　3.5 功率放大電路19</p><p>　　3.6 時(shí)鐘電路21</p><p>　　3.7

17、 電源電路21</p><p>　　3.8 鍵盤(pán)輸入電路22</p><p>　　3.9 LED顯示電路23</p><p>　　3.10 電路抗干擾措施24</p><p>　　3.11 本章小結(jié)25</p><p>　　第4章 基于FPGA的系統(tǒng)實(shí)現(xiàn)及測(cè)試26</p><p>　

18、　4.1 FPGA的總體設(shè)計(jì)26</p><p>　　4.2 FPGA的模塊28</p><p>　　4.3 FPGA的編輯及下載33</p><p>　　4.4 系統(tǒng)的測(cè)試34</p><p>　　4.4.1 時(shí)序仿真34</p><p>　　4.4.2 嵌入式邏輯分析儀的使用34</p>

19、<p>　　4.4.3 硬件的測(cè)試35</p><p>　　4.5 本章小結(jié)35</p><p><b>　　結(jié)論37</b></p><p><b>　　致謝38</b></p><p><b>　　參考文獻(xiàn)39</b></p><p&

20、gt;<b>　　附錄A41</b></p><p><b>　　附錄B46</b></p><p><b>　　附錄C51</b></p><p>　　千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。在目錄上點(diǎn)右鍵“更新域”，然后“更新整個(gè)目錄”。打印前，不要忘記把上面“Abstract”這一行后加

21、一空行</p><p><b>　　緒論</b></p><p><b>　　信號(hào)發(fā)生器技術(shù)</b></p><p>　　信號(hào)發(fā)生器作為一種常用的信號(hào)源，在現(xiàn)代通信領(lǐng)域和測(cè)量領(lǐng)域得到廣泛的應(yīng)用，例如：電子測(cè)量、產(chǎn)品檢修以及各種電類(lèi)實(shí)驗(yàn)室等。信號(hào)發(fā)生器的種類(lèi)繁多，如：脈沖信號(hào)發(fā)生器、函數(shù)信號(hào)發(fā)生器、掃頻信號(hào)發(fā)生器等，這些信號(hào)

22、發(fā)生器的主要功能是為待測(cè)器件或設(shè)備提供不同頻率、不同波形的電壓、電流信號(hào)，例如：正弦波、方波、三角波、鋸齒波等[1]。</p><p>　　信號(hào)發(fā)生器是一種最悠久的測(cè)量?jī)x器，早在20年代電子設(shè)備剛出現(xiàn)時(shí)它就產(chǎn)生了。隨著通訊和雷達(dá)技術(shù)的發(fā)展，40年代出現(xiàn)了主要用于測(cè)試各種接收標(biāo)準(zhǔn)的信號(hào)發(fā)生器，使信號(hào)發(fā)生器從定性分析的測(cè)試儀器發(fā)展成定量分析的儀器。同時(shí)還出現(xiàn)了可用來(lái)測(cè)量脈沖電路或用作脈沖調(diào)制器的脈沖信號(hào)發(fā)生器。由于早

23、期的信號(hào)發(fā)生器機(jī)械結(jié)構(gòu)比較復(fù)雜，功率比較大，因此發(fā)展速度比較慢。直到1964年才出現(xiàn)第一臺(tái)全晶體管的信號(hào)發(fā)生器。</p><p>　　自60年代以來(lái)信號(hào)發(fā)生器有了迅速的發(fā)展，出現(xiàn)了函數(shù)發(fā)生器，這個(gè)時(shí)候的信號(hào)發(fā)生器多采用模擬電子技術(shù)，由分立元件或模擬集成電路構(gòu)成，其結(jié)構(gòu)復(fù)雜，且僅能產(chǎn)生正弦波、方波、鋸齒波和三角波等幾種簡(jiǎn)單波形，由于模擬電路的漂移較大，使其輸出的波形的幅度穩(wěn)定性差，而且模擬器件構(gòu)成的電路存在著尺寸大

24、、價(jià)格貴、功耗大等缺點(diǎn)，并且要產(chǎn)生較為復(fù)雜的信號(hào)波電路結(jié)構(gòu)非常復(fù)雜。自從70年代微處理器的出現(xiàn)以后，利用微處理器、模數(shù)轉(zhuǎn)換器和數(shù)模轉(zhuǎn)換器使信號(hào)發(fā)生器的功能擴(kuò)大，能夠產(chǎn)生比較復(fù)雜的波形。這時(shí)期的信號(hào)發(fā)生器多以軟件為主，實(shí)質(zhì)是采用微處理器對(duì)DAC的程序控制，就可以得到各種簡(jiǎn)單的波形。軟件控制波形的一個(gè)最大缺點(diǎn)就是輸出波形的頻率低，這主要是由CPU的工作速度決定的，如果想提高頻率可以改進(jìn)軟件程序減少其執(zhí)行周期時(shí)間或提高CPU的時(shí)鐘周期，但這些

25、辦法是有限度的，根本的辦法還是要改進(jìn)硬件電路[2]。</p><p>　　隨著現(xiàn)代電子、計(jì)算機(jī)和信號(hào)處理等技術(shù)的發(fā)展，極大促進(jìn)了數(shù)字化技術(shù)在電子測(cè)量?jī)x器中的應(yīng)用，使原有的模擬信號(hào)處理逐步被數(shù)字信號(hào)處理所代替，從而擴(kuò)充了儀器信號(hào)的處理能力，提高了信號(hào)測(cè)量的準(zhǔn)確度、精度和變換速度?？朔四M信號(hào)處理的諸多缺點(diǎn)，數(shù)字信號(hào)發(fā)生器隨之發(fā)展起來(lái)，目前信號(hào)發(fā)生器的基礎(chǔ)就是直接數(shù)字合成技術(shù)，用高速存儲(chǔ)器做查詢(xún)表，通過(guò)數(shù)字形式存入

26、的波形，由高速數(shù)模轉(zhuǎn)換器產(chǎn)生所需要的波形。</p><p>　　如今，隨著百萬(wàn)門(mén)以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及嵌入式處理器軟核的成熟，使得SOPC(system on a programmable chip)步入大規(guī)模應(yīng)用階段，在一片F(xiàn)PGA上實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)已成為可能。而隨著單片機(jī)技術(shù)的成熟和ARM(Advanced RISC Machines)處理器技術(shù)的發(fā)展，為數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)又多

27、了一種實(shí)現(xiàn)方式。目前，數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)主要有以下兩種方式。</p><p>　　第一種方式是采用微處理器加專(zhuān)用信號(hào)發(fā)生器芯片(如：MAX038、AD9854等)。如文獻(xiàn)[2]便是采用這種設(shè)計(jì)方式。該設(shè)計(jì)主要采用ARM7TDMI處理器芯片S3C4510B和MAX038(高頻函數(shù)發(fā)生器)芯片組成。該系統(tǒng)實(shí)現(xiàn)的輸出波形頻率在l0Hz—10MHz之間，頻率偏低且輸出波形頻率不易數(shù)控調(diào)節(jié)。這些問(wèn)題的產(chǎn)生主要是由MAX0

28、38芯片引起的。MAX038的輸出頻率范圍在0.1Hz—20MHz之間，這樣就限制了產(chǎn)生波形的輸出頻率，另外MAX038芯片是一個(gè)壓控芯片，即頻率的變換需要通過(guò)調(diào)節(jié)電壓實(shí)現(xiàn)，不易數(shù)控調(diào)頻。以上存在的問(wèn)題都需解決。</p><p>　　第二種方式是基于FPGA的SOPC片上可編程嵌入式系統(tǒng)方式。該方式即在一片F(xiàn)PGA芯片中嵌入一個(gè)軟核處理器，再用VHDL硬件描述語(yǔ)言設(shè)計(jì)出DDS和必需的外圍電路，將其封裝成IP核的形

29、式，然后將其與軟核處理器一起集中在FPGA芯片中，實(shí)現(xiàn)SOPC片上可編程嵌入式系統(tǒng)。目前的數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)大多朝著這一設(shè)計(jì)理念發(fā)展。</p><p><b>　　頻率合成技術(shù)</b></p><p><b>　　頻率合成技術(shù)概述</b></p><p>　　頻率合成技術(shù)指的是由一個(gè)或者多個(gè)具有高穩(wěn)定度和高精確度的頻率參

30、考源，通過(guò)在頻率域中的線(xiàn)性運(yùn)算得到具有同樣穩(wěn)定度和精確度的大量的離散頻率的技術(shù)。完成這一功能的裝置被稱(chēng)為頻率合成器。頻率合成信號(hào)發(fā)生器是教學(xué)實(shí)驗(yàn)及各種電子測(cè)量技術(shù)中很重要的一種信號(hào)源，頻率合成器應(yīng)用范圍非常廣泛，特別是在通信系統(tǒng)、雷達(dá)系統(tǒng)中，頻率合成器起了極其重要的作用。</p><p>　　隨著電子技術(shù)的不斷發(fā)展。頻率合成器的應(yīng)用范圍也越來(lái)越廣泛，對(duì)信號(hào)源的性能要求也越來(lái)越高，要求信號(hào)源的頻率穩(wěn)定度、準(zhǔn)確度及分

31、辨率要高，以適應(yīng)各種高精度的測(cè)量，為了滿(mǎn)足這種高的要求，各國(guó)都在研制一種頻率合成信號(hào)源，這種信號(hào)源一般都是由一個(gè)高穩(wěn)定度和高準(zhǔn)確度的標(biāo)準(zhǔn)參考頻率源，采用鎖相技術(shù)產(chǎn)生千百萬(wàn)個(gè)具有同一穩(wěn)定度和準(zhǔn)確度的頻率信號(hào)源，為了達(dá)到高的分辨率往往要采用多個(gè)鎖相環(huán)和小數(shù)分頻技術(shù)。</p><p><b>　　頻率合成技術(shù)的發(fā)展</b></p><p>　　頻率合成技術(shù)起源于上世紀(jì)30年

32、代，其發(fā)展迅速，至今已經(jīng)歷了三代頻率合成器。第一代是直接式模擬頻率合成器，直接式模擬頻率合成器是最先出現(xiàn)的一種合成器類(lèi)型的頻率信號(hào)源。這種頻率合成器的原理簡(jiǎn)單，易于實(shí)現(xiàn)。直接模擬式合成是由一個(gè)高穩(wěn)定、高純度的晶體參考頻率源，通過(guò)倍頻器、分頻器、混頻器，對(duì)頻率進(jìn)行加、減、乘、除運(yùn)算，得到各種所需頻率。其主要優(yōu)點(diǎn)是頻率轉(zhuǎn)換時(shí)間短，并能產(chǎn)生任意小的頻率增量。但頻率范圍受到限制，不能實(shí)現(xiàn)單片集成，并且輸出端的諧波、噪聲及寄生頻率難以控制，因此逐

33、漸被后來(lái)的鎖相式頻率合成器、直接數(shù)字式頻率合成器所取代。</p><p>　　第二代是鎖相式頻率合成器，鎖相式頻率合成是采用鎖相環(huán)(PLL)進(jìn)行頻率合成的一種頻率合成器。主要由鑒相器、分頻器、壓控振蕩器和濾波器組成。通過(guò)改變不同的分頻比實(shí)現(xiàn)不同的頻率輸出。因該技術(shù)具有相噪低，雜散抑制好，輸出頻率高，體積小，價(jià)格便宜等優(yōu)點(diǎn)至今仍在頻率合成領(lǐng)域占有重要地位。但頻率改變時(shí)的穩(wěn)定時(shí)間較長(zhǎng)，不適合于頻率快速變化的場(chǎng)合下使用

34、。</p><p>　　第三代直接數(shù)字頻率合成器，隨著數(shù)字信號(hào)處理和微電子技術(shù)的發(fā)展，頻率合成領(lǐng)域在70年代誕生了一種革命性的頻率合成技術(shù)，那就是直接數(shù)字頻率合成技術(shù)(DDS或DDFS )，它的出現(xiàn)標(biāo)志著第三代頻率合成技術(shù)的出現(xiàn)。1971年，J.T'ierney和C.M.Tader等人第一次完整地提出了DDS概念：根據(jù)采樣定理，利用全數(shù)字的方法產(chǎn)生與頻率相對(duì)應(yīng)的線(xiàn)性正弦波相位系列，并將它轉(zhuǎn)化為幅度系列，再

35、經(jīng)D/A轉(zhuǎn)換和低通濾波后得到所需要的特定頻率的模擬正弦波。</p><p>　　直接數(shù)字頻率合成器是一種新型的頻率合成技術(shù)，具有如下優(yōu)點(diǎn)：</p><p>　　1.頻率分辨率高，輸出頻點(diǎn)多；</p><p>　　2.頻率切換速度快，可達(dá)us量級(jí)；</p><p>　　3.頻率切換時(shí)相位連續(xù)；</p><p>　　4.可

36、以輸出寬帶正交信號(hào)；</p><p>　　5.輸出相位噪聲低；</p><p>　　6.可以產(chǎn)生任意波形；</p><p>　　7.全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。</p><p>　　這些性能特點(diǎn)有些是直接模擬合成器和鎖相式頻率合成器所不具備的，使得直接頻率合成器在高速通信系統(tǒng)中得以廣泛應(yīng)用。</p><p>

37、;　　DDS研究現(xiàn)狀及意義</p><p>　　由于DDS具有其他合成技術(shù)不具備的優(yōu)點(diǎn)，短短的幾十年內(nèi)，隨著理論的不斷完善和集成電路的技術(shù)發(fā)展，DDS走向工業(yè)應(yīng)用和商品化。國(guó)外由于對(duì)DDS研究較早，產(chǎn)生了一系列性能優(yōu)越的單DDS芯片，如STANFORD TELCOMMUNICATION的STEL系列單片產(chǎn)品；ADI公司的AD系列等單片產(chǎn)品；QUALCOMM公司的Q2230等系列；DDS技術(shù)也得到了廣泛的應(yīng)用，如H

38、P8791型任意波形頻率合成器以DDS為核心電路，它的輸出頻率范圍0.05—18GHz，頻率分辨率為0.125Hz，頻率轉(zhuǎn)換時(shí)間小于100ns，內(nèi)含調(diào)制電路，覆蓋帶寬10MHz—3GHz。</p><p>　　為了提高DDS輸出頻率，一方面結(jié)合其它的頻率合成方法來(lái)擴(kuò)展輸出頻率，最常用且最有效的是DDS+PLL組合式頻率合成器，這種方法結(jié)合了兩個(gè)合成方法的優(yōu)點(diǎn)，這也是頻率合成器發(fā)展的一個(gè)方向；另一方面利用先進(jìn)的技術(shù)

39、不斷提高DDS芯片本身的工作頻率。</p><p>　　目前，國(guó)內(nèi)的DDS設(shè)計(jì)都是基于ROM查表實(shí)現(xiàn)的。其工作速度主要受ROM和DAC的限制，使得DDS輸出最高頻率有限。其中由于ROM是存儲(chǔ)波形的模塊，其容量由相位輸入和幅度輸出的位寬大小決定。位寬越大，精度越高，ROM的容量就大。大容量的ROM不但面積大，功耗大，不易大規(guī)模集成化，且轉(zhuǎn)換速度也受到限制。因此有必要提出一種新穎的數(shù)字頻率合成方式來(lái)滿(mǎn)足其對(duì)DDS的更

40、高性能指標(biāo)的要求。一種選擇是壓縮ROM大小，另一種選擇是用計(jì)算法取代ROM，稱(chēng)為ROM-LESS設(shè)計(jì)方法。</p><p>　　ROM-LESS設(shè)計(jì)方法在早期的DDS設(shè)計(jì)中受到限制，隨著微電子技術(shù)的發(fā)展，現(xiàn)在已經(jīng)成為實(shí)現(xiàn)DDS設(shè)計(jì)的主要方法之一，這種方法主要利用函數(shù)近似計(jì)算方式實(shí)現(xiàn)相幅轉(zhuǎn)換，主要有CORDIC算法，多項(xiàng)式插值法等，其中多項(xiàng)式插值法由于算法簡(jiǎn)單，便于實(shí)現(xiàn)高速，低功耗的DDS設(shè)計(jì)，被廣泛研究。<

41、/p><p>　　自從DDS技術(shù)誕生以來(lái)，發(fā)達(dá)國(guó)家一直沒(méi)有放棄該技術(shù)及其應(yīng)用的研究，出現(xiàn)了一序列高性能的產(chǎn)品。我國(guó)對(duì)DDS的研究相對(duì)較晚，研究實(shí)現(xiàn)高速，高精度的DDS存在大量的困難。特別是在ROM-LESS的DDS設(shè)計(jì)。因此，ROM-LESS的DDS設(shè)計(jì)方法的研究很有必要，并將得以廣泛的發(fā)展。</p><p>　　FPGA在DDS技術(shù)實(shí)現(xiàn)</p><p>　　近年來(lái)現(xiàn)場(chǎng)

42、可編程門(mén)陣列(FGPA)技術(shù)得到了迅速的發(fā)展和廣泛的應(yīng)用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用FPGA實(shí)現(xiàn)某些專(zhuān)用數(shù)字集成電路得到了大家的關(guān)注，而基于FPGA實(shí)現(xiàn)的直接數(shù)字頻率合成器則更具其優(yōu)點(diǎn)，有著靈活的接口和控制方式、較短的轉(zhuǎn)換時(shí)間、較寬的帶寬、以及相位連續(xù)變化和頻率分辨率較高等優(yōu)點(diǎn)，其也為設(shè)計(jì)者在此基礎(chǔ)之上實(shí)現(xiàn)電路集成提供了另一種方法。</p><p>　　FPGA在DDS技術(shù)實(shí)現(xiàn)中的

43、應(yīng)用對(duì)于DDS系統(tǒng)數(shù)字部分的設(shè)計(jì)，首先會(huì)遇到在FPGA設(shè)計(jì)中非常典型的跨時(shí)鐘傳輸?shù)膯?wèn)題，單片機(jī)的輸出時(shí)鐘是ps級(jí)的，而FPGA中的數(shù)字系統(tǒng)卻是ns級(jí)的，傳輸速度的匹配直接影響到了輸入控制字的穩(wěn)定。這里采用的是不同時(shí)鐘區(qū)域，單獨(dú)構(gòu)造原理圖功能模塊的方法。將高速的DDS模塊單獨(dú)生成原理圖，將低速的單片機(jī)接口模塊生成另外一個(gè)原理圖，再將兩個(gè)原理圖重新建立工程，這樣就優(yōu)化功能解決了跨時(shí)鐘問(wèn)題。在整個(gè)DDS系統(tǒng)數(shù)字部分中，最關(guān)鍵的就是相位累加器的

44、設(shè)計(jì)。相位累加器設(shè)計(jì)的好壞將直接影響到整個(gè)系統(tǒng)的性能。在設(shè)計(jì)上可以把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從處理器傳過(guò)來(lái)的頻率控制字連續(xù)相加，產(chǎn)生有規(guī)律的相位地址碼。對(duì)它的設(shè)計(jì)采用流水線(xiàn)的操作方式，從而提高了加法器的效率。RAM塊通過(guò)高性能的輸入存儲(chǔ)模塊，這樣既節(jié)省了FPGA中的邏輯單元，又利用了FPGA的只能用于生成存儲(chǔ)模塊的RAM塊，并提高了性能。FPGA內(nèi)部功能都是用Verilog語(yǔ)言實(shí)現(xiàn)。</p><p>　　目前

45、的FPGA技術(shù)得到了極大的擴(kuò)展，資源容量和工作頻率都有了很大的提高，市場(chǎng)中Xilinx和Altera公司的FPGA芯片都是很好的選擇。而且其都支持主流的硬件編程語(yǔ)言VHDL和Verilog。設(shè)計(jì)中的DDS電路采用VHDL硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)，采用VHDL語(yǔ)言設(shè)計(jì)的模塊以后可以方便的進(jìn)行修改、擴(kuò)展和移植到不同的FPGA芯片中[3]。</p><p>　　采用FPGA設(shè)計(jì)，首先其輸入、輸出接口方案都需要仔細(xì)考慮好，確定

46、其輸入和輸出的數(shù)據(jù)量和控制量、位數(shù)、I/O位置等，以及和外圍電路的接口及控制時(shí)序、控制方式等。在FPGA中實(shí)現(xiàn)ROM表的資源是有限的，并且ROM表的大小隨著地址位數(shù)和數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿(mǎn)足采樣信號(hào)性能的前提條件下，如何減少資源的開(kāi)銷(xiāo)就是一個(gè)重要的問(wèn)題。</p><p>　　在FPGA中，相位累加器和相位調(diào)制器都可通過(guò)加法器來(lái)實(shí)現(xiàn)。在用FPGA設(shè)計(jì)的過(guò)程中，整個(gè)流程都采用系統(tǒng)時(shí)鐘clk產(chǎn)生和控制，

47、所以其各個(gè)部分的時(shí)序和同步性需要認(rèn)真對(duì)待，還有考慮到加法器以及乘法器等對(duì)資源的使用情況，進(jìn)位鏈或流水線(xiàn)技術(shù)都可以考慮進(jìn)行利用。</p><p>　　采用FPGA設(shè)計(jì)實(shí)現(xiàn)DDS電路的可行性和可靠性，也更為靈活，可根據(jù)需要進(jìn)行接口和控制方式的修改，只要改變FPGA中ROM表的數(shù)據(jù)，DDS電路就可以產(chǎn)生任意的波形。采用FPGA設(shè)計(jì)實(shí)現(xiàn)還具有相對(duì)較寬的帶寬、頻率轉(zhuǎn)換時(shí)間較短、相位連續(xù)變化、頻率分辨率高等優(yōu)點(diǎn)。而且FPGA

48、芯片支持系統(tǒng)現(xiàn)場(chǎng)修改和調(diào)試，性能也基本能滿(mǎn)足絕大多數(shù)系統(tǒng)的使用要求，所以，將DDS設(shè)計(jì)嵌入到FPGA芯片所構(gòu)成的系統(tǒng)中，將使系統(tǒng)具有很高的性?xún)r(jià)比。</p><p><b>　　論文主要研究?jī)?nèi)容</b></p><p>　　本文主要的研究?jī)?nèi)容是設(shè)計(jì)一個(gè)基于DDS的數(shù)字移相信號(hào)發(fā)生器。結(jié)合DDS的基本原理和FPGA的結(jié)構(gòu)及特點(diǎn)，設(shè)計(jì)的系統(tǒng)由FPGA芯片，數(shù)模轉(zhuǎn)換器，幅度調(diào)

49、節(jié)電路，功率放大電路和輸入、顯示電路組成。文中詳細(xì)的闡述了硬件電路的結(jié)構(gòu)以及功能。其中的采用芯片F(xiàn)PGA實(shí)現(xiàn)正弦信號(hào)發(fā)生器的功能。最后對(duì)設(shè)計(jì)結(jié)果進(jìn)行了測(cè)試。</p><p><b>　　DDS技術(shù)</b></p><p>　　DDS頻率合成的原理與結(jié)構(gòu)</p><p>　　直接數(shù)字式頻率合成技術(shù)(DDS)是近年來(lái)隨著數(shù)字集成電路和計(jì)算機(jī)的發(fā)展而

50、迅速發(fā)展起來(lái)的一種新的頻率合成技術(shù)。DDS一般由相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器及低通濾波器組成，其基本原理就是將波形數(shù)據(jù)先存儲(chǔ)起來(lái)，然后在頻率控制字K的作用下，通過(guò)相位累加器從存儲(chǔ)器中讀出波形數(shù)據(jù)，最后經(jīng)過(guò)數(shù)模轉(zhuǎn)換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉(zhuǎn)換時(shí)間和低相位噪聲的頻率信號(hào)，而且結(jié)構(gòu)簡(jiǎn)單集成度高。</p><p><b>　　DDS的基本原理<

51、;/b></p><p>　　直接數(shù)字頻率合成技術(shù)是從相位概念出發(fā)，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣，得到不同的相位，通過(guò)數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度，最后濾波平滑輸出所需頻率。下面，通過(guò)從相位出發(fā)的正弦函數(shù)產(chǎn)生描述DDS的概念。</p><p>　　因?yàn)槭侵芷谛盘?hào)，所以正弦信號(hào)的相位值和幅度值之間具有一一對(duì)應(yīng)的關(guān)系。這種關(guān)系可以通過(guò)一片存有查詢(xún)表的ROM很容易地實(shí)現(xiàn)，該查詢(xún)表的地址線(xiàn)對(duì)

52、應(yīng)相位信息，數(shù)據(jù)線(xiàn)對(duì)應(yīng)幅度信息。所以，對(duì)正弦信號(hào)沿相位軸方向等間隔取樣，就得到該信號(hào)的抽樣序列，并將取樣值用二進(jìn)制數(shù)表示。改變頻率控制字時(shí)，相位增量發(fā)生變化，取樣值的周期隨之而變，從而合成所需頻率。抽樣序列通過(guò)數(shù)模轉(zhuǎn)換器形成量化的正弦波，最后通過(guò)濾波器平滑，生成標(biāo)準(zhǔn)的正弦波。</p><p>　　DDS的原理框圖如圖 2-1 所示?？驁D中的電路，除了濾波器外，全用數(shù)字集成電路實(shí)現(xiàn)，其中關(guān)鍵的問(wèn)題是使相位增量與參考

53、時(shí)鐘精確地同步。</p><p>　　圖2-1 DDS的原理框圖</p><p>　　圖2-1中，為參考時(shí)鐘頻率，=1/；為輸出頻率，=1/；K為頻率控制字，N為相位累加器的字長(zhǎng)，m為ROM地址線(xiàn)位數(shù)，M為ROM數(shù)據(jù)線(xiàn)位數(shù)，即DAC的位數(shù)。</p><p>　　DDS的數(shù)學(xué)模型可歸結(jié)為；在每一個(gè)時(shí)鐘周期內(nèi)，頻率控制字K(Frequency Control Words

54、)與N比特相位累加器累加一次，并同時(shí)對(duì)取模運(yùn)算，得到的和(以N位二進(jìn)制數(shù)表示)作為相位值，以二進(jìn)制代碼的形式去查詢(xún)正弦函數(shù)表ROM，將相位信息轉(zhuǎn)變成相應(yīng)的數(shù)字量化正弦幅度值，ROM 輸出的數(shù)字正弦波序列再經(jīng)數(shù)模轉(zhuǎn)換器轉(zhuǎn)變?yōu)殡A梯模擬信號(hào)，最后通過(guò)低通濾波器平滑后得到一個(gè)純凈的正弦模擬信號(hào)。</p><p>　　當(dāng)DDS中的相位累加器計(jì)數(shù)大于時(shí)，累加器自動(dòng)溢出最高位，保留后面的N比特?cái)?shù)字于累加器中，即相當(dāng)于做模余運(yùn)算

55、?？梢钥闯觯涸撓辔焕奂悠髌骄?K個(gè)時(shí)鐘周期溢出一次[4]。</p><p>　　可見(jiàn)K和時(shí)鐘頻率共同決定著DDS輸出信號(hào)的頻率值，它們之間的關(guān)系滿(mǎn)足：</p><p>　　=K/ （2—1）</p><p>　　當(dāng)K=1時(shí)，DDS為最小頻率輸出，則DDS的最小頻率分辨率可達(dá)：</p><p>　　=

56、1/ （2—2）</p><p>　　由式（2—2）可知，DDS相當(dāng)于一個(gè)小數(shù)分頻器。最小頻率分辨率是頻率控制字最低位為“1”，其余位均為“0”時(shí)DDS的輸出頻率，只要N足夠大，即累加器有足夠的長(zhǎng)度，總能得到所需的頻率分辨率，實(shí)際使用中計(jì)算出的K值很難為整數(shù)，因此不可避免地將會(huì)存在一定的頻率誤差[5]。</p><p>　　由于ROM表的規(guī)模有限，相位

57、累加器一般僅取高位作為尋址地址送入正弦查詢(xún)表獲得波形幅度值。正弦查詢(xún)表中以二進(jìn)制數(shù)形式存入用系統(tǒng)時(shí)鐘對(duì)正弦信號(hào)進(jìn)行采樣所得的樣值點(diǎn)，可見(jiàn)只需改變查詢(xún)表內(nèi)容就可實(shí)現(xiàn)不同的波形輸出。</p><p><b>　　DDS的結(jié)構(gòu)</b></p><p>　　DDS的基本結(jié)構(gòu)包括相位累加器(PD)、正弦查詢(xún)表(ROM)、數(shù)模轉(zhuǎn)換器(DAC)和低通濾波器(LPF)，其中DDS從頻

58、率寄存器開(kāi)始到波形存儲(chǔ)表的數(shù)字部分通常也可稱(chēng)作數(shù)控振蕩器(NCO-Numerical Control Oscillator)。</p><p>　　模塊NCO實(shí)現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形，其工作過(guò)程為：</p><p>　　1.確定頻率控制字K；</p><p>　　2.在時(shí)鐘脈沖的控制下，該頻率控制字累加至相位累加器生成實(shí)時(shí)數(shù)字相位值；</p&

59、gt;<p>　　3.將相位值尋址ROM轉(zhuǎn)換成正弦表中相應(yīng)的數(shù)字幅碼。</p><p>　　模塊DAC實(shí)現(xiàn)將NCO產(chǎn)生的數(shù)字幅度值高速且線(xiàn)性地轉(zhuǎn)變?yōu)槟M幅度值，DDS產(chǎn)生的混疊干擾由DAC之后的低通濾波器濾除。</p><p>　　1.相位累加器(PD)</p><p>　　相位累加器是DDS最基本的組成部分，用于實(shí)現(xiàn)相位的累加并存儲(chǔ)其累加結(jié)果。若當(dāng)前

60、相位累加器的值為，經(jīng)過(guò)一個(gè)時(shí)鐘周期后變?yōu)?，則滿(mǎn)足：</p><p>　　=+K （2—3）</p><p>　　由式（2—3）可見(jiàn)，為一等差數(shù)列，不難得出：</p><p>　　=nK+ （2—4）</p><p>　　其中為相位累加器的初始相位值。</p>

61、;<p>　　相位累加器的基本結(jié)構(gòu)如圖 2-2 所示，它由一個(gè)N-bits加法器和一個(gè)N-bits寄存器構(gòu)成，寄存器通常采用N個(gè)D觸發(fā)器來(lái)構(gòu)成。</p><p>　　圖2-2 相位累加器的基本結(jié)構(gòu)</p><p>　　2.正弦查詢(xún)表(ROM)</p><p>　　DDS查詢(xún)表所存儲(chǔ)的數(shù)據(jù)是每一個(gè)相位所對(duì)應(yīng)的二進(jìn)制數(shù)字正弦幅值，在每一個(gè)時(shí)鐘周期內(nèi)，相位累

62、加器輸出序列的高m位對(duì)其進(jìn)行尋址，最后的輸出為該相位相對(duì)應(yīng)的二進(jìn)制正弦幅值序列。</p><p>　　可以看出，ROM的存儲(chǔ)量為比特，其中m為相位累加器的輸出位數(shù)，M為ROM的輸出位數(shù)。若m=12，M=8，可以算出ROM的容量為32768bit。雖然在一塊DDS芯片中集成大的ROM存儲(chǔ)量，可以提高輸出信號(hào)的精度和無(wú)雜散動(dòng)態(tài)范圍，但會(huì)使成本提高，功耗增大，且可靠性下降，所以就有了許多壓縮ROM容量的方法。而且，容量

63、壓縮還可以使我們使用更大的m和M值，進(jìn)而使DDS的雜散性能獲得提高。</p><p>　　3.數(shù)模轉(zhuǎn)換器(DAC)</p><p>　　數(shù)模轉(zhuǎn)換器的作用是將數(shù)字形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬形式信號(hào)。DAC有電壓和電流輸出兩種，其輸出的信號(hào)并不能真正連續(xù)可變，而是以其絕對(duì)分辨率為最小單位的，所以其輸出實(shí)際上是一個(gè)階梯模擬信號(hào)。現(xiàn)在，一些器件廠家如美國(guó)的AD公司，都在DDS器件的芯

64、片內(nèi)部集成了DAC，這種結(jié)構(gòu)稱(chēng)為Complete-DDS，大大簡(jiǎn)化了DDS的系統(tǒng)設(shè)計(jì)。</p><p><b>　　DDS的工作特點(diǎn)</b></p><p>　　DDS的原理使其具備了以下優(yōu)良的工作特點(diǎn)：</p><p><b>　　1.頻率分辨率高</b></p><p>　　如前所述，DDS的分

65、辨率在固定時(shí)，取決于相位累加器的位數(shù)N，只要N取足夠大，理論上可以獲得相應(yīng)的頻率分辨精度，這在傳統(tǒng)的頻率合成方法上是難以實(shí)現(xiàn)的。</p><p><b>　　2.頻率變化速度快</b></p><p>　　在DDS中，一個(gè)頻率的建立時(shí)間通常取決于濾波器的帶寬。其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號(hào)處理步驟產(chǎn)生的時(shí)延，其中數(shù)字信號(hào)處理部分的時(shí)延

66、與時(shí)鐘周期相關(guān)。由于DDS中無(wú)須相位反饋控制，因而頻率建立及切換快并且與頻率分辨率、頻譜純度相互獨(dú)立。</p><p>　　3.易于實(shí)現(xiàn)各種數(shù)字調(diào)制</p><p>　　由于DDS信號(hào)的頻率、相位、幅度均可由數(shù)字信號(hào)控制，所以可以通過(guò)預(yù)置內(nèi)部相位累加器的初始值來(lái)精確控制輸出信號(hào)，調(diào)幅時(shí)直接在ROM表輸出端對(duì)幅度進(jìn)行控制，調(diào)相時(shí)在相位累加器輸出端直接加上調(diào)制信號(hào)即可，調(diào)頻可通過(guò)頻率控制字進(jìn)行

67、，在進(jìn)行CHIRP調(diào)制時(shí)，也只需在頻率控制字前再加一個(gè)累加器即可。同時(shí)，DDS也非常易于實(shí)現(xiàn)如PSK、FSK等高精度的數(shù)字調(diào)制和正交調(diào)制。</p><p><b>　　4.集成度高</b></p><p>　　DDS中除了濾波器以外，幾乎所有的部件都屬于數(shù)字信號(hào)處理部件，系統(tǒng)易于集成，功耗低，體積小，重量輕[6]。</p><p><b&

68、gt;　　DDS的頻譜分析</b></p><p>　　在分析DDS的噪聲特性之前，我們先給出DDS的理想輸出頻譜。理想狀態(tài)時(shí)的DDS應(yīng)滿(mǎn)足以下三個(gè)條件：</p><p>　　1.相位累加器輸出的用于對(duì)正弦查詢(xún)表ROM尋址的相位值沒(méi)有經(jīng)過(guò)舍位，即 B= N-M =0；</p><p>　　2.正弦查詢(xún)表ROM中所存儲(chǔ)的量化正弦幅度值用無(wú)限長(zhǎng)的二進(jìn)制代碼來(lái)

69、表示；</p><p>　　3.DAC的分辨率無(wú)窮大，并且DAC具有理想的數(shù)模轉(zhuǎn)換特性[7]。</p><p>　　理想的DDS在頻率合成過(guò)程中不存在相位截?cái)嗾`差、幅度量化誤差和DAC誤差，此時(shí)，整個(gè)DDS相當(dāng)于一個(gè)理想的采樣保持電路，其中NCO相當(dāng)于一個(gè)理想采樣器，DAC則相當(dāng)于一個(gè)理想保持電路，其系統(tǒng)沖激響應(yīng)為：</p><p><b>　　（2—5）

70、</b></p><p>　　因?yàn)檩斎胝倚盘?hào)sin(2π)的頻譜分布是在和兩個(gè)頻率點(diǎn)上的沖激，在經(jīng)過(guò)采樣之后所得到的頻譜是以采樣頻率為周期的原信號(hào)頻譜的周期重復(fù)。根據(jù)Nyquist采樣定理，采樣頻率必須大于兩倍的被采樣信號(hào)頻率，這樣才不會(huì)發(fā)生混疊現(xiàn)象而無(wú)法恢復(fù)原信號(hào)，DDS的最高輸出頻率應(yīng)小于/2。在實(shí)際中，由于鏡象頻率—的存在，為了保證輸出頻率和鏡象頻率可以有效地分開(kāi)，DDS的輸出一般只能等于的3

71、0%-40%。因此，在采樣頻率大于兩倍的被采樣信號(hào)帶寬時(shí)，在[—/2, /2]頻帶內(nèi)并沒(méi)有引入新的頻率點(diǎn)。由式（2—5）可得h(t)的頻譜H(f)為：</p><p><b>　?。?—6）</b></p><p>　　式（2—6）中，Sa(x)為取樣函數(shù)。時(shí)域卷積對(duì)應(yīng)頻域相乘，可見(jiàn)，理想DAC只是改變信號(hào)輸出頻譜的幅度和相位，并不增加新的頻率點(diǎn)，因此，理想DDS情況

72、下輸出信號(hào)在[0, /2]內(nèi)無(wú)雜散。</p><p>　　DDS的雜散特性分析</p><p>　　實(shí)際DDS不滿(mǎn)足理想DDS的條件，其輸出總是含有雜散的，如圖2-3所示。</p><p>　　圖2-3 DDS的幅度量化過(guò)程</p><p>　　DDS的數(shù)字化處理技術(shù)體現(xiàn)了頻率分辨率高、輸出相位連續(xù)、頻率轉(zhuǎn)換時(shí)間短、便于集成可編程等優(yōu)越性能，

73、但同時(shí)DDS的全數(shù)字結(jié)構(gòu)也帶來(lái)了不利因素，豐富的雜散隨著主頻率一起輸出，使得降低雜散設(shè)計(jì)成為一個(gè)系統(tǒng)必須考慮的問(wèn)題。DDS的雜散噪聲來(lái)源主要有相位截?cái)嗾`差、幅度量化誤差和由DAC轉(zhuǎn)換產(chǎn)生的誤差[8]。</p><p><b>　　相位截?cái)喈a(chǎn)生的雜散</b></p><p>　　在DDS技術(shù)中，為了得到一定的頻率分辨率，通常相位控制字的位數(shù)取得很大。如果把相位累加器輸出

74、的所有位數(shù)全部用來(lái)查詢(xún)正弦函數(shù)表，那正弦表的容量會(huì)非常的大。由式，取較大的N值，可以做到極高的頻率分辨率，實(shí)際中往往取相位累加器的寬度N=32。比如，為了提高頻率分辨率，DDS器件AD9953采用了32-bit頻率控制寄存器，因此其N(xiāo)=32，正弦函數(shù)表的寬度為19-bit，則ROM表的所需容量為：</p><p><b>　?。?—7）</b></p><p>　　如

75、果N位全部用來(lái)尋址ROM，需要極大的存儲(chǔ)量，如此巨大的ROM表容量在實(shí)際工作中難以實(shí)現(xiàn)。因此，常使用高W位來(lái)尋址，舍去低的B=N-W位的相位截?cái)喾椒?。AD9953在查表過(guò)程中，通常取相位累加器的高17位作為索引，從而產(chǎn)生了相位截?cái)嗾`差，這種相位截?cái)嗍荄DS雜散的主要來(lái)源，即相位截?cái)嗾`差。因?yàn)镈DS的輸出通常都是正弦信號(hào)，因此它的相位截?cái)嗑哂忻黠@的周期性，尤其是當(dāng)系統(tǒng)時(shí)鐘頻率是輸出正弦波頻率的整數(shù)倍時(shí)，這種周期性就更加明顯。這相當(dāng)于周期性

76、地引入了一個(gè)截?cái)嗾`差，最終的影響就是輸出信號(hào)帶有一定的諧波分量，表現(xiàn)在輸出的頻譜上就是會(huì)有雜散信號(hào)存在。</p><p>　　當(dāng)尋址ROM的地址線(xiàn)只取相位累加器輸出地址線(xiàn)的高W位，即舍棄了低B=N-W位時(shí)，應(yīng)有：</p><p><b>　　（2—8）</b></p><p>　　其中[x]表示對(duì)x作不大于x的取整運(yùn)算。</p>

77、<p>　　式（2—8）可表示為：</p><p><b>　?。?—9）</b></p><p>　　其中(n)為相位截?cái)嗾`差:</p><p><b>　?。?—10）</b></p><p>　　通過(guò)對(duì)S(n)展開(kāi)運(yùn)算可得：</p><p><b>

78、　　（2—11）</b></p><p>　　式（2—11）中的右邊第一項(xiàng)是信號(hào)頻譜的成分，而第二項(xiàng)則是雜散頻譜的來(lái)源。由相位截位引起的最大雜散為：</p><p><b>　?。?—12）</b></p><p>　　由此可見(jiàn) ，舍位B每減少一位，能對(duì)雜散性能改善約6dB。舍位越少，雜散幅度就越??；舍位越多，雜散幅度就越大[9]。

79、</p><p>　　由相位截?cái)嗟姆治隼碚摽芍?，在相位截?cái)嗲闆r下，DDS輸出頻譜中含有雜散分量，其根本原因在于相位截?cái)嗾`差(n)是一個(gè)周期序列。如果能破壞(n)的周期性，使截?cái)嗾`差(n)序列變成隨機(jī)序列，就能夠?qū)⒂幸?guī)律的雜散分量變成隨機(jī)的相位噪聲，從而消除相位截?cái)嘁鸬碾s散。具體方法為：相位累加器的輸出先與一個(gè)隨機(jī)數(shù)相加，然后用相加之和的高W位作為地址去尋址ROM，經(jīng)過(guò)加擾后的誤差序列將原來(lái)有規(guī)律的誤差序列(n)

80、轉(zhuǎn)換成為近似高斯分布的隨機(jī)序列，使原來(lái)的有規(guī)律的雜散分量轉(zhuǎn)換為隨機(jī)的相位噪聲。</p><p><b>　　幅度量化產(chǎn)生的雜散</b></p><p>　　正弦查詢(xún)表ROM每個(gè)單元字長(zhǎng)為D-Bit位，即正弦信號(hào)幅度用D-Bit的二進(jìn)制數(shù)來(lái)表示。一般來(lái)說(shuō)，DDS數(shù)模轉(zhuǎn)換器DAC幅度量化位數(shù)與ROM單元字長(zhǎng)相同，也為D-Bit，顯然用D-Bit來(lái)表示幅度值就必然存在幅度量

81、化誤差。</p><p>　　幅度量化誤差在大多數(shù)情況下，每個(gè)相位對(duì)應(yīng)的幅度值都是一個(gè)無(wú)限小數(shù)，它并不能在ROM中準(zhǔn)確地存儲(chǔ)，通常ROM表的寬度越大，其存儲(chǔ)的數(shù)值就越接近真實(shí)值。與相位截?cái)嗾`差類(lèi)似，其結(jié)果也相當(dāng)于周期性地引入了一個(gè)量化誤差，并且當(dāng)DDS的系統(tǒng)時(shí)鐘頻率等于正弦波頻率的整數(shù)倍時(shí)，周期性更為明顯，因而最終也會(huì)帶來(lái)一定的諧波。幅度量化誤差，也可以認(rèn)為是DDS中DAC分辨率不夠引起的誤差[10]。</

82、p><p>　　DAC轉(zhuǎn)換誤差產(chǎn)生的雜散</p><p>　　DDS可在一定頻率范圍的系統(tǒng)時(shí)鐘下工作，當(dāng)DDS系統(tǒng)時(shí)鐘頻率選取較高時(shí)，DAC轉(zhuǎn)換誤差對(duì)DDS輸出頻譜的影響也變得較大，這時(shí)DAC轉(zhuǎn)換誤差引起的雜散信號(hào)電平會(huì)高于另外兩種主要雜散來(lái)源。DAC對(duì)DDS的影響可從兩方面來(lái)考慮:一方面是理想DAC特性對(duì)DDS的影響，在此過(guò)程中理想DAC僅對(duì)信號(hào)頻譜的幅度和相位有所改變，在輸出上體現(xiàn)為滾降特

83、性，并不引入其它頻率成分;另一方面也是最主要的影響，是由于實(shí)際中的DAC器件的非線(xiàn)性特性、瞬間毛刺等非理想轉(zhuǎn)換特性在輸出頻譜中產(chǎn)生了雜散。這里我們主要對(duì)DAC的第二種影響進(jìn)行分析[11]。</p><p>　　1.DAC非線(xiàn)性帶來(lái)的雜散</p><p>　　DAC的非線(xiàn)性是不可避免。DAC的非線(xiàn)性分為差分非線(xiàn)性(DNL-Differential Nonlinearity)和積分非線(xiàn)性(IN

84、L-integral Nonlinearity)。由于DNL和INL的存在，使得查表所得的幅度序列從DAC的輸入到輸出要經(jīng)過(guò)一個(gè)非線(xiàn)性的過(guò)程.于是就會(huì)產(chǎn)生有用信號(hào)的諧波分量。又因?yàn)镈DS是一個(gè)采樣系統(tǒng)，所以這些諧波會(huì)以為周期搬移，這些諧波可表示為：</p><p><b>　　（2—13）</b></p><p>　　其中 a 和 b為任意整數(shù)，當(dāng)諧波f落到Nyqui

85、st帶寬[0,/2]內(nèi)就會(huì)形成對(duì)系統(tǒng)有害的雜散頻率。</p><p>　　2.DAC毛刺(glitch)引起的雜散</p><p>　　DAC的毛刺表示DAC兩個(gè)輸出電平之間的暫態(tài)響應(yīng)的大小，通常以暫態(tài)響應(yīng)區(qū)域所決定的面積來(lái)表征。這種暫態(tài)響應(yīng)一般與數(shù)據(jù)位之間的時(shí)滯及器件內(nèi)部邏輯電路的傳輸延遲不等有關(guān)，這樣就會(huì)引起DAC的輸出出現(xiàn)短暫的中間態(tài)，并可能在輸出譜中增加不必要的能量成分.比如，DA

86、C一般從1變化到0比從0變化到1要快，如果數(shù)字量從011111...加到100000...，將會(huì)出現(xiàn)中間態(tài)000000...，DAC的輸出在時(shí)域內(nèi)出現(xiàn)幅度較大而時(shí)間很短的尖峰，也就是毛刺，它在輸出頻譜中以雜散的形式表現(xiàn)出來(lái)[12]。</p><p>　　DAC的設(shè)計(jì)對(duì)毛刺的大小有很大影響，設(shè)計(jì)時(shí)應(yīng)當(dāng)考慮上升沿、下降沿轉(zhuǎn)換速率的差別，采用去時(shí)滯及使內(nèi)部傳輸延遲匹配的寄存器，并使器件的主要位分段，這樣可使毛刺引起的雜

87、散達(dá)到最小。</p><p>　　其他噪聲源帶來(lái)的雜散</p><p>　　DDS雜散的來(lái)源，主要是前面闡述的三項(xiàng)，它們大多落在離主頻譜很近的地方，所以也是影響最大而又較難去除的雜散。此外，系統(tǒng)參考時(shí)鐘泄漏、電源引起的噪聲干擾和外來(lái)電磁千擾等均可引起DDS雜散指標(biāo)的惡化，這些因素并非DDS固有雜散，可在系統(tǒng)中通過(guò)電路設(shè)計(jì)進(jìn)行優(yōu)化。所以在設(shè)計(jì)與DDS相關(guān)的頻率合成器時(shí)，正確看待DDS的各項(xiàng)雜

88、散，充分考慮各個(gè)器件對(duì)系統(tǒng)雜散的影響，是前期設(shè)計(jì)需要重點(diǎn)考慮的因素之一。</p><p><b>　　DDS的優(yōu)點(diǎn)和不足</b></p><p>　　由于DDS采用了不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，所以DDS技術(shù)具有傳統(tǒng)信號(hào)合成方法所不具備的許多優(yōu)點(diǎn)：</p><p>　　1.輸出頻率相對(duì)帶寬較寬</p><p>　

89、　輸出頻率帶寬為50%fc(理論值)?？紤]到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑制，實(shí)際的輸出頻率帶寬仍能達(dá)到40%fc。</p><p><b>　　2.頻率轉(zhuǎn)換時(shí)間短</b></p><p>　　DDS是一個(gè)開(kāi)環(huán)系統(tǒng)，無(wú)任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上，在DDS的頻率控制字改變之后，需經(jīng)過(guò)一個(gè)時(shí)鐘周期之后按照新的相位增量累加，

90、才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此頻率轉(zhuǎn)換時(shí)間等于頻率控制字的傳輸時(shí)間，也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高，轉(zhuǎn)換時(shí)間越短。DDS的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí)，比使用其它的頻率合成方法都要短幾個(gè)數(shù)量級(jí)。</p><p><b>　　3.頻率分辨率極高</b></p><p>　　若時(shí)鐘fc的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即

91、可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的頻率分辨率在1Hz數(shù)量級(jí)，甚至小于1mHz。</p><p><b>　　4.相位變化連續(xù)</b></p><p>　　改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線(xiàn)是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號(hào)相位的連續(xù)性。</p><p>　　5.輸出波

92、形的靈活性</p><p>　　只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM,即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK,PSK,ASK和MSK等信號(hào)。另外，只要在DDS的波形存儲(chǔ)器存放小同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí)，既可得到正交的兩路輸出。</p><p>

93、<b>　　6.其他優(yōu)點(diǎn)</b></p><p>　　由于DDS中幾乎所有部件都屬于數(shù)字電路，易于集成，功耗低、體積小、重量輕、可靠性高，且易于程控，使用相當(dāng)靈活，因此性?xún)r(jià)比極高。</p><p>　　但是DDS也有其不足，主要是：</p><p>　　1.輸出頻帶范圍有限</p><p>　　由于DDS內(nèi)部DAC和波形

94、存儲(chǔ)器(ROM)的工作速度限制，使得DDS輸出的最高頻有限。目前市場(chǎng)上采用CMOS、TTL、RCL工藝制作的DDS工藝片，工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右。</p><p><b>　　2.輸出雜散大</b></p><p>　　由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。其來(lái)源主要有三個(gè)：相位累加器

95、相位舍位誤差造成的雜散；幅度量化誤差(由存儲(chǔ)器有限字長(zhǎng)引起)造成的雜散；DAC非理想特性造成的雜散。</p><p><b>　　本章小結(jié)</b></p><p>　　在本章中，詳細(xì)闡述了DDS技術(shù)的原理和基本結(jié)構(gòu)，并對(duì)DDS系統(tǒng)的頻譜進(jìn)行了分析，最后提出了DDS的優(yōu)缺點(diǎn)。</p><p>　　信號(hào)發(fā)生器系統(tǒng)的硬件設(shè)計(jì)</p>&

96、lt;p><b>　　系統(tǒng)硬件總體設(shè)計(jì)</b></p><p>　　DDS諧波信號(hào)發(fā)生器主要可以分為以下幾個(gè)部分：數(shù)字波形合成電路、數(shù)模轉(zhuǎn)換電路、幅度調(diào)節(jié)電路、功率放大電路、時(shí)鐘電路、電源電路、鍵盤(pán)輸入電路和LED顯示電路。系統(tǒng)硬件結(jié)構(gòu)圖如圖 3-1 所示。</p><p>　　圖3-1系統(tǒng)硬件總體設(shè)計(jì)框圖</p><p>　　本系統(tǒng)設(shè)計(jì)

97、主要以Altera公司的FPGA芯片為核心，結(jié)合數(shù)模轉(zhuǎn)換器、幅度調(diào)節(jié)電路及功率放大電路，實(shí)現(xiàn)DDS的數(shù)據(jù)處理，完成諧波信號(hào)的輸出，同時(shí)加上了一些外圍電路來(lái)完成數(shù)據(jù)的輸入、信息的顯示等功能。其工作過(guò)程是：首先用戶(hù)通過(guò)鍵盤(pán)向FPGA芯片輸入控制字，同時(shí)LED顯示輸入的數(shù)據(jù)；接著FPGA對(duì)接收到的控制字進(jìn)行DDS數(shù)據(jù)處理，并將波形幅值數(shù)據(jù)送到D/A轉(zhuǎn)換器；數(shù)據(jù)經(jīng)過(guò)D/A轉(zhuǎn)換后，再由幅度調(diào)節(jié)電路進(jìn)行信號(hào)幅度的放大，最后由功率放大電路實(shí)現(xiàn)信號(hào)功率

98、的放大。</p><p><b>　　FPGA芯片</b></p><p>　　現(xiàn)場(chǎng)可編程邏輯器件FPGA(Field Programmable Gates Array)是廣泛使用的超大規(guī)模和超高速的可編程邏輯器件，通過(guò)軟件實(shí)現(xiàn)硬件的功能，可反復(fù)擦除和編程，便于系統(tǒng)的維護(hù)和升級(jí)。FPGA內(nèi)部一般包括可編程邏輯模塊CLB、可編程輸入輸出模塊IOB和可編程內(nèi)部連線(xiàn)，豐富的

99、觸發(fā)器資源有利于設(shè)計(jì)復(fù)雜的時(shí)序邏輯。這種可編程的內(nèi)部結(jié)構(gòu)使得人們?cè)谠O(shè)計(jì)數(shù)字系統(tǒng)時(shí)。可以先把FPGA焊接在印刷電路板上，然后再設(shè)計(jì)調(diào)試具體的電路硬件邏輯關(guān)系，而不必改變電路板的結(jié)構(gòu)，從很大程度上提高了數(shù)字系統(tǒng)設(shè)計(jì)的效率，縮短了開(kāi)發(fā)周期，F(xiàn)PGA的這種功能稱(chēng)為在系統(tǒng)配置。</p><p>　　Cyclone系列FPGA器件基于1.5V、0.3nm全銅SRAM工藝制造，器件密度達(dá)到了20060個(gè)邏輯單元，擁有288K比

100、特容量的片內(nèi)RAM，并提供了多個(gè)用來(lái)管理板級(jí)時(shí)鐘網(wǎng)絡(luò)的全功能鎖相環(huán)以及同工業(yè)標(biāo)準(zhǔn)外部存儲(chǔ)器件相連的專(zhuān)用I/O接口。Altrera的Nios嵌入式處理器和豐富的IP庫(kù)也可以用于Cyclone器件的開(kāi)發(fā)，該系列器件在設(shè)計(jì)之初就充分考慮了成本的節(jié)省，從而對(duì)價(jià)格敏感的應(yīng)用提供了全新的可編程解決方案。Altrera公司還提供了新的低成本串行配置器件，用來(lái)對(duì)Cyclone器件進(jìn)行配置。Cyclone系列器件的主要特點(diǎn)如下：</p>&

101、lt;p>　　1.擁有2910--20060個(gè)邏輯單元；</p><p>　　2.高達(dá)294912比特(36864字節(jié))的RAM空間；</p><p>　　3.支持低成本的串行配置器件；</p><p>　　4.支持LVTTL、VCMOS、STL-2和SSTL-3 I/O標(biāo)準(zhǔn)；</p><p>　　5.支持66/33MHz，64/32位

102、PCI標(biāo)準(zhǔn)；</p><p>　　6.支持高速(640Mb/s)LVDS I/O接口；</p><p>　　7.支持高速(311Mb/s)LVDS I/O接口；</p><p>　　8.支持311Mb/s RSDS I/O接口；</p><p>　　9.每個(gè)器件最多擁有2個(gè)鎖相環(huán)，用于實(shí)現(xiàn)時(shí)鐘倍頻和相移等功能；</p><

103、p>　　10.多達(dá)8個(gè)全局時(shí)鐘線(xiàn)并在每個(gè)2AB行有6個(gè)時(shí)鐘資源；</p><p>　　11.支持高速外部存儲(chǔ)，包括DDR SDRAM(133MHZ)、FCRAM以及單倍數(shù)據(jù)速(SDR)SDRAM等；</p><p>　　12.支持多種由ALTRERA公司及其第三方合作伙伴(AMPP)提供的IP功能模塊[13]。</p><p>　　表 3-1列出了Cyclon

104、e系列器件的性能特點(diǎn)：</p><p>　　表3-1 Cyclone系列器件特性</p><p>　　本方案采用Altera公司的Cyclone系列FPGA的EPlCl2Q240C8N，它的系統(tǒng)門(mén)密度為300000，邏輯單元數(shù)量為12060，且內(nèi)置512K的SRAM，4M的SDRAM以及4M的FLASH。外部選用容量為4M的EPCS4作為專(zhuān)用程序配置芯片，全部的邏輯控制與信號(hào)處理均由該芯片

105、獨(dú)立完成，最高達(dá)600MHz的主頻以及專(zhuān)用的電路設(shè)計(jì)，保證了系統(tǒng)實(shí)時(shí)性的要求。其電路圖如圖 3-2 所示。</p><p>　　圖 3-2 EP1C12Q240電路圖</p><p><b>　　數(shù)模轉(zhuǎn)換電路</b></p><p>　　在信號(hào)發(fā)生器系統(tǒng)中，數(shù)模轉(zhuǎn)換器是至關(guān)重要的環(huán)節(jié)，數(shù)模轉(zhuǎn)換器的精度將直接影響到系統(tǒng)的實(shí)用性。在本系統(tǒng)中，數(shù)模轉(zhuǎn)

106、換器將FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。本系統(tǒng)中選用THS5651A數(shù)模轉(zhuǎn)換器。THS5651A是一款10位高速D/A轉(zhuǎn)換芯片，其主要性能如下：</p><p>　　1.引腳兼容COMMS DAC產(chǎn)品家族成員；</p><p>　　2.125MsPs更新率；</p><p><b>　　3.10分辨率；</b></p>&

107、lt;p>　　4.40MHZ輸出奈奎斯曲線(xiàn)；</p><p>　　5.寄生震蕩動(dòng)態(tài)性能范圍：62dBc；</p><p>　　6.建立/保持時(shí)間lns；</p><p>　　7.微分可升級(jí)電流輸出為：2—20Ma；</p><p>　　8.具有片內(nèi)1.2V參考電壓；</p><p>　　9.具有3V和5V兼容的C

108、OMMS數(shù)字接口；</p><p>　　10.具有標(biāo)準(zhǔn)二進(jìn)制或Twos補(bǔ)碼輸入；</p><p>　　11.電源功耗：175mW/5V；</p><p>　　12.休眠模式：25mw/5V；</p><p>　　THS5651A采用28腳SOIC和TSSOP封裝，其引腳分布圖如圖 3-3 所示。</p><p>　　圖

109、 3-3 THS5651A引腳圖</p><p>　　THS5651A各引腳功能定義如表 3-2 所示。</p><p>　　表 3-2 THS5651A各引腳功能定義</p><p><b>　　幅度調(diào)節(jié)電路</b></p><p>　　由于該系統(tǒng)最終輸出信號(hào)的幅度范圍很大(0.5-20V)，而數(shù)字合成部分的輸出信號(hào)幅

110、度僅為0.5V(以輸出電流典型值10mA外接電阻50歐為準(zhǔn))，達(dá)不到設(shè)計(jì)要求的動(dòng)態(tài)范圍，因此需要對(duì)輸出信號(hào)進(jìn)行幅度放大。</p><p>　　信號(hào)的放大電路由可控增益放大器MAX439組成。MAX439的主要性能特點(diǎn)是高精度低噪聲，尤其是在閉環(huán)增益為5或更大時(shí)性能表現(xiàn)穩(wěn)定。MAX439控制的增益倍數(shù)與其外圍電路有關(guān)，通過(guò)對(duì)電位器的調(diào)節(jié)可以實(shí)現(xiàn)對(duì)信號(hào)輸出幅度的調(diào)節(jié)。</p><p>　　在本