eda課程設(shè)計(jì)-電子鐘

上傳人：奔*** IP屬地：河北更新時(shí)間：2024-03-01 格式：doc 頁(yè)數(shù)：17 大?。?4.50KB 人氣指數(shù)：12 舉報(bào) 版權(quán)申訴

已閱讀1頁(yè)，還剩16頁(yè)未讀，繼續(xù)免費(fèi)閱讀

版權(quán)說(shuō)明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、　　EDA課程設(shè)計(jì)-電子鐘　　一、設(shè)計(jì)要求　　1、基本功能要求：　　設(shè)計(jì)一個(gè)電子時(shí)鐘，要求可以顯示時(shí)、分、秒，用戶可以設(shè)置時(shí)間。　　擴(kuò)展功能要求：</b&

2、gt;　　跑表功能，鬧鐘功能，調(diào)整數(shù)碼管的亮度。　　二、系統(tǒng)結(jié)構(gòu)　　控制鍵—jian5、jian4、jian7、jian8：　　數(shù)碼管顯示段選信號(hào)輸出sg：　　——選擇6位數(shù)碼管中的某一個(gè)顯示

3、數(shù)據(jù)；　　發(fā)光二極管控制信號(hào)輸出—led（7~0）　　鬧鐘聲音輸出—speaker　　通過(guò)一個(gè)10M信號(hào)分出各種所需頻率　　功能介紹　　運(yùn)行后，選擇模式7，8位數(shù)碼管分顯示時(shí)間的時(shí)、分、秒，當(dāng)

4、前為模式0：時(shí)間顯示模式，按鍵7為模式選擇鍵，按下按鍵7，系統(tǒng)進(jìn)入模式1，第二次按下為模式2，設(shè)置時(shí)間模式，第三次按下為跑表模式，第四次為鬧鐘設(shè)置模式，第五次為亮度調(diào)節(jié)模式：設(shè)置時(shí)間模式，按鍵4控制更改數(shù)碼管的位，按鍵5控制選中數(shù)碼管的數(shù)值，時(shí)間設(shè)置完成后，按鍵按鍵8，設(shè)置時(shí)間會(huì)保存住，并在模式0中顯示；系統(tǒng)進(jìn)入模式2：秒表模式，按鍵4為開始/結(jié)束鍵，按鍵5為清零鍵；系統(tǒng)進(jìn)入模式3：鬧鐘設(shè)置模式，相關(guān)設(shè)置與模式1相同，當(dāng)當(dāng)前時(shí)間與鬧鐘設(shè)

5、置時(shí)間相同時(shí)，喇叭就會(huì)響；系統(tǒng)進(jìn)入模式4:亮度調(diào)節(jié)模式，通過(guò)按鍵4設(shè)置亮度，共三種亮度；再按下按鍵7，系統(tǒng)又會(huì)進(jìn)入模式0。　　4、RTL圖　　三、VHDL源程序　　1、library ieee; --

6、通過(guò)10M分出所需頻率　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity fenpin is　　port (<

7、p>　　clk_10M : in std_logic;　　clk_10000 : out std_logic;　　clk_100 : out std_logic;　　clk_1 : out std_logic　　);</p

8、>　　end entity;　　architecture sub1 of fenpin is　　signal Q_1 : std_logic_vector(8 downto 0);　　signal Q_2 : std_logic_vector(6 downto 0);

9、;　　signal Q_3 : std_logic_vector(6 downto 0);　　signal clk10000 : std_logic;　　signal clk100 : std_logic;　　signal clk1 : std_logic;<p

10、>　　begin　　process(clk_10M)　　begin　　if clk_10M'event and clk_10M='1' then　　if Q_1=50

11、0 then　　Q_1 <= "000000000";　　clk10000 <= not clk10000;　　if Q_2=100 then 　　Q_2 <= "0000000";<

12、p>　　clk100<= not clk100;　　if Q_3=100 then 　　Q_3 <= "0000000";　　clk1<=not clk1;　　else Q_3<=Q_3+1;<

13、;p>　　end if;　　else Q_2<=Q_2+1;　　end if;　　else Q_1<=Q_1+1;　　end if;<

14、/p>　　end if;　　end process;　　clk_10000 <= clk10000;　　clk_100 <= clk100;　　clk_1 <= clk1;</p&g

15、t;　　end sub1;　　2、library ieee; --掃描數(shù)碼管　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

16、;/p>　　entity xianshi is　　port(clk_10000:in std_logic;　　jian4:in std_logic;　　moshi:in integer range 0 to 4;　　a0,a1,a3,a4,a6

17、,a7:in integer range 0 to 9;　　sg11:out std_logic_vector(6 downto 0);　　bt11:out std_logic_vector(7 downto 0));　　end;

18、architecture one of xianshi is　　signal cnt8 :std_logic_vector(2 downto 0);　　signal a :integer range 0 to 15;　　signal light: std_logic;

19、signal flash:integer range 0 to 2;　　signal count1,count2:integer range 0 to 10;　　begin　　p1: process(cnt8,light,a0,a1,a3,a4,a6,a7)

20、;　　begin　　case cnt8 is　　when "000" => bt11<= "0000000"&(light);a<=a0;　　when "001" =&

21、gt; bt11<= "000000"&(light)&'0';a<=a1;　　when "010" => bt11<= "00000"&(light)&"00";a<=15;　　when &quo

22、t;011" => bt11<= "0000"&(light)&"000";a<=a3;　　when "100" => bt11<= "000"&(light)&"0000";a<=a4;<

23、p>　　when "101" => bt11<= "00"&(light)&"00000";a<=15; 　　when "110" => bt11<= '0'&(light)&"000000";a<=a6;&

24、lt;/p>　　when "111" => bt11<= (light)&"0000000";a<=a7;　　when others => null;　　end case;

25、end process p1;　　p2:process(clk_10000)　　begin　　if clk_10000'event and clk_10000 ='1' then cnt8 <= cnt8+1;<p&

26、gt;　　end if;　　end process p2;　　p3:process(a)　　begin　　case a is<p

27、>　　when 0 => sg11<= "0111111";　　when 1 => sg11<= "0000110";　　when 2 => sg11<= "1011011";　　when 3 => sg1

28、1<= "1001111";　　when 4 => sg11<= "1100110";　　when 5 => sg11<= "1101101";　　when 6 => sg11<= "1111101&q

29、uot;;　　when 7 => sg11<= "0000111";　　when 8 => sg11<= "1111111";　　when 9 => sg11<= "1101111";<p

30、>　　when 10 => sg11<= "1110111";　　when 11 => sg11<= "1111100";　　when 12 => sg11<= "0111001";　　when 13 =>

31、 sg11<= "1011110";　　when 14 => sg11<= "1111001";　　when 15 => sg11<= "1000000";　　when others => null;

32、;　　end case;　　end process p3;　　process(jian4,moshi)　　begin 　　if moshi=4 then

33、　　if jian4'event and jian4='1' then　　if flash =2 then 　　flash<=0; 　　else flash<=flash+1;　　end if;&l

34、t;/b>　　end if;　　end if;　　end process;　　process(clk_10000,flash)

35、begin　　if clk_10000'event and clk_10000 ='1' then　　case flash is　　when 0 => light<='1';　　when 1 =>

36、; if count1=2 then 　　count1<=0; light<='1';　　else count1<=count1+1;light<='0';　　end if;

37、　when 2 => if count2=4 then 　　count2<=0; light<='1';　　else count2<=count2+1;light<='0';　　end if;

38、　　end case;　　end if;　　end process;　　end;　　3、library ieee;

39、 --跑表開始暫停　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity paobiao is　　port(clk_1:in std_logic;</

40、p>　　jian8:in std_logic;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:out integer range 0

41、 to 9);　　end entity;　　architecture bhv of paobiao is　　signal shi:integer range 0 to 100;　　signal fen:integer range 0 to 100;

42、　　signal miao:integer range 0 to 100;　　begin　　process(clk_1,jian8,shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1)　　begin

43、　　if jian8='1' then　　shi<=shishi1*10+shige1;　　fen<=fenshi1*10+fenge1;　　miao<=miaoshi1*10+miaoge1;

44、　　elsif clk_1'event and clk_1='1' then 　　if miao=59 then　　miao<=0;　　fen<=fen+1;　　elsif f

45、en>59 then　　fen<=0;　　shi<=shi+1;　　elsif shi>23 then　　shi<=0;

46、else miao<=miao+1;　　end if;　　end if;　　end process;　　miaoge2<=miao rem 10;<p&g

47、t;　　miaoshi2<=miao/10;　　fenge2<=fen rem 10;　　fenshi2<=fen/10;　　shige2<=shi rem 10;　　shishi2<=shi/10;

48、　　end;　　4、library ieee; --設(shè)置當(dāng)前時(shí)間　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

49、entity settime is　　port(moshi:in integer range 0 to 4;　　jian4,jian5:in std_logic;　　shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);</p&

50、gt;　　end entity;　　architecture bav of settime is　　signal a:integer range 0 to 5;　　signal shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1: integer r

51、ange 0 to 9; 　　begin 　　process(moshi,jian4)　　begin　　if moshi=1 then 　　if jian

52、4'event and jian4='1' then　　if a < 5 then　　a<=a+1;　　else a<=0;　　end if;</p

53、>　　end if;　　end if;　　end process;　　process(moshi,a,jian5)　　begin&

54、lt;/p>　　if moshi=1 then　　if a=0 then　　if jian5'event and jian5='1' then　　if miaoge1 =9 then　　miaoge1<=0;<

55、;/p>　　else miaoge1<=miaoge1+1;　　end if;　　end if;　　end if;　　if

56、a=1 then　　if jian5'event and jian5='1' then　　if miaoshi1 =5 then　　miaoshi1<=0;　　else miaoshi1<=miaoshi1+1;

57、　　end if;　　end if;　　end if;　　if a=2 then　　if jian5'event and jian5

58、='1' then　　if fenge1 =9 then　　fenge1<=0;　　else fenge1<=fenge1+1;　　end if;

59、　　end if;　　end if;　　if a=3 then　　if jian5'event and jian5='1' then　　if fenshi1 =5 then</p

60、>　　fenshi1<=0;　　else fenshi1<=fenshi1+1;　　end if;　　end if;　　end if;&l

61、t;/b>　　if a=4 then　　if jian5'event and jian5='1' then　　if shige1 =9 then　　shige1<=0;　　else shige1

62、<=shige1+1;　　end if;　　end if;　　end if;　　if a=5 then　　if

63、 jian5'event and jian5='1' then　　if shishi1 =2 then　　shishi1<=0;　　else shishi1<=shishi1+1;　　end if;

64、　　end if;　　end if;　　end if;　　end process;　　miaoge<=miao

65、ge1;　　miaoshi<=miaoshi1;　　fenge<=fenge1;　　fenshi<=fenshi1;　　shige<=shige1;　　shishi<=shishi1;</p&g

66、t;　　end;　　5、library ieee; --秒表功能　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;&l

67、t;p>　　entity miaobiao is　　port(clk_100:in std_logic;　　moshi:in integer range 0 to 4;　　jian5,jian4:in std_logic;　　fenshi,fenge,miaoshi

68、,miaoge,xmiaoshi,xmiaoge:out integer range 0 to 9);　　end entity;　　architecture bhv of miaobiao is　　signal fen,miao,xmiao:integer range 0 to 99;&l

69、t;p>　　signal start:std_logic:='0';　　signal reset:std_logic:='0';　　begin　　process(clk_100,jian5,jian4,moshi,reset,start)

70、　　begin　　if moshi=2 then　　if reset='1' then　　fen<=0;　　mia

71、o<=0;　　xmiao<=0;　　elsif start='1' then 　　elsif clk_100'event and clk_100='1' then

72、;　　if xmiao=99 then　　xmiao<=0;　　miao<=miao+1;　　elsif miao>59 then　　miao<=0;

73、　　fen<=fen+1;　　elsif fen>23 then　　fen<=0;　　else xmiao<=xmiao+1;　　end if;<

74、/p>　　end if;　　end if;　　end process;　　process(jian4,start)　　begin&

75、lt;/p>　　if jian4'event and jian4='1' then　　start<=not start;　　else start<=start;　　end if;<p

76、>　　end process; 　　process(jian5,reset)　　begin　　if jian5'event and jian5='1' then　　reset<=not reset;

77、　　else reset<= reset;　　end if;　　end process; 　　xmiaoge<=xmiao rem 10;　　xmiaoshi<=xmiao/

78、10;　　miaoge<=miao rem 10;　　miaoshi<=miao/10;　　fenge<=fen rem 10;　　fenshi<=fen/10;　　end;</b&

79、gt;　　6、library ieee; --設(shè)置鬧鐘時(shí)間　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity naozhongset

80、is　　port(moshi:in integer range 0 to 4;　　jian4,jian5:in std_logic;　　shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);

81、　end entity;　　architecture bav of naozhongset is　　signal a:integer range 0 to 5;　　signal fenshi1,fenge1,miaoge1: integer range 0 to 9;

82、signal shishi1: integer range 0 to 9:=1;　　signal shige1: integer range 0 to 9:=2;　　signal miaoshi1: integer range 0 to 9:=0;　　begin </p

83、>　　process(moshi,jian4)　　begin　　if moshi=3 then 　　if jian4'event and jian4='1' then　　if a &

84、lt; 5 then　　a<=a+1;　　else a<=0;　　end if;　　end if;<

85、;b>　　end if;　　end process;　　process(moshi,a,jian5)　　begin　　if moshi=3 then　　if a=0

86、then　　if jian5'event and jian5='1' then　　if miaoge1 =9 then　　miaoge1<=0;　　else miaoge1<=miaoge1+1;

87、;　　end if;　　end if;　　end if;　　if a=1 then　　if jian5'event and jian5='1&

88、#39; then　　if miaoshi1 =5 then　　miaoshi1<=0;　　else miaoshi1<=miaoshi1+1;　　end if;

89、　　end if;　　end if;　　if a=2 then　　if jian5'event and jian5='1' then　　if fenge1 =9 then

90、　　fenge1<=0;　　else fenge1<=fenge1+1;　　end if;　　end if;　　end if;

91、;　　if a=3 then　　if jian5'event and jian5='1' then　　if fenshi1 =5 then　　fenshi1<=0;　　else fenshi1&

92、lt;=fenshi1+1;　　end if;　　end if;　　end if;　　if a=4 then　　if

93、 jian5'event and jian5='1' then　　if shige1 =9 then　　shige1<=0;　　else shige1<=shige1+1;　　end if;<

94、/p>　　end if;　　end if;　　if a=5 then　　if jian5'event and jian5='1' then　　i

95、f shishi1 =2 then　　shishi1<=0;　　else shishi1<=shishi1+1;　　end if;　　end if;<p&

96、gt;　　end if;　　end if;　　end process;　　miaoge<=miaoge1;　　miaoshi<=miaoshi1;<p&g

97、t;　　fenge<=fenge1;　　fenshi<=fenshi1;　　shige<=shige1;　　shishi<=shishi1;　　end;　　7、libr

98、ary ieee; --鬧鐘喇叭輸出　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity naozhongspeaker is　　port(c

99、lk_100:in std_logic;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;

100、　　speaker:out std_logic);　　end entity;　　architecture bav of naozhongspeaker is　　begin 　　process(clk_100,<

101、/p>　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1,　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2)　　begin　　if shishi2=shi

102、shi1 and shige2=shige1 and fenshi2=fenshi1 and 　　fenge2=fenge1 and miaoshi2=miaoshi1 then　　speaker<=clk_100;　　else speaker<='1';<

103、;p>　　end if;　　end process;　　end;　　8、library ieee; --轉(zhuǎn)換模式　　use ieee.std_l

104、ogic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity moshi is　　port(jian7:in std_logic;　　moshi:out integer range 0 to 4);

105、　　end;　　architecture one of moshi is　　signal moshis:integer range 0 to 4;　　begin　　proces

106、s(jian7)　　begin　　if jian7'event and jian7='1' then　　if moshis=4 then　　moshis<=0;

107、　　else moshis<=moshis+1;　　end if;　　end if;　　end process;　　moshi<=moshis;

108、;　　end;　　9、library ieee; --五選一選擇器　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;

109、　entity mux5_1 is　　port(moshi:in integer range 0 to 4 ;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9; 　　shishi2,shige2,fensh

110、i2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;　　shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3:in integer range 0 to 9; 　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:i

111、n integer range 0 to 9; 　　a0,a1,a3,a4,a6,a7:out integer range 0 to 9); 　　end entity mux5_1;　　architecture bhv of mux5_1 is&l

112、t;b>　　begin　　process(shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1,　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2,　　shishi3,shige3,fenshi3,fe

113、nge3,miaoshi3,miaoge3,　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge,　　moshi)　　begin　　case moshi i

114、s　　when 0 => a0<=shishi1;a1<=shige1;a3<=fenshi1;a4<=fenge1;a6<=miaoshi1;a7<=miaoge1;　　when 1 => a0<=shishi2;a1<=shige2;a3<=fenshi2;a4<=fenge2;

115、a6<=miaoshi2;a7<=miaoge2;　　when 2 => a0<=fenshi;a1<=fenge;a3<=miaoshi;a4<=miaoge;a6<=xmiaoshi;a7<=xmiaoge;　　when 3 => a0<=shishi3;a1<=shige3;a

116、3<=fenshi3;a4<=fenge3;a6<=miaoshi3;a7<=miaoge3;　　when 4 => a0<=8;a1<=8;a3<=8;a4<=8;a6<=8;a7<=8;　　end case;

117、;　　end process;　　end;　　10、library ieee; --主程序置頂　　use ieee.std_logic_1164.all;　　use ieee.st

118、d_logic_unsigned.all;　　entity clock is　　port(clk_10M:in std_logic;　　jian5,jian4,jian7,jian8:in std_logic;　　sg:out std_logic_vector(6 dow

119、nto 0);　　bt:out std_logic_vector(7 downto 0);　　speaker:out std_logic);　　end entity; 　　調(diào)用聲明語(yǔ)句　　ar

120、chitecture bav of clock is　　component fenpin --分頻　　port (　　clk_10M : in std_logic;　　clk_10000 : o

121、ut std_logic;　　clk_100 : out std_logic;　　clk_1 : out std_logic　　);　　end component;　　component p

122、aobiao --跑表　　port(clk_1:in std_logic;　　jian8:in std_logic;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;</p&g

123、t;　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:out integer range 0 to 9);　　end component;　　component xianshi --掃描顯示　　port(c

124、lk_10000:in std_logic;　　jian4:in std_logic;　　moshi:in integer range 0 to 4;　　a0,a1,a3,a4,a6,a7:in integer range 0 to 9;　　sg11:out std_lo

125、gic_vector(6 downto 0);　　bt11:out std_logic_vector(7 downto 0));　　end component;　　component moshi --模式轉(zhuǎn)換　　port(jia

126、n7:in std_logic;　　moshi:out integer range 0 to 4);　　end component;　　component mux5_1 --五選一選擇器　　port(moshi:in integ

127、er range 0 to 4 ;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9; 　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in integer range 0 to 9;</p&g

128、t;　　shishi3,shige3,fenshi3,fenge3,miaoshi3,miaoge3:in integer range 0 to 9; 　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:in integer range 0 to 9; 　　a0,a1,a3,a

129、4,a6,a7:out integer range 0 to 9);　　end component;　　component settime --設(shè)置當(dāng)前時(shí)間　　port(moshi:in integer range 0 to 4;

130、　　jian4,jian5:in std_logic;　　shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);　　end component;　　component miaobiao is --秒

131、表　　port(clk_100:in std_logic;　　moshi:in integer range 0 to 4;　　jian5,jian4:in std_logic;　　fenshi,fenge,miaoshi,miaoge,xmiaoshi,xmiaoge:o

132、ut integer range 0 to 9);　　end component;　　component naozhongset is --鬧鐘時(shí)間設(shè)置　　port(moshi:in integer range 0 to 4;　　jian4

133、,jian5:in std_logic;　　shishi,shige,fenshi,fenge,miaoshi,miaoge:out integer range 0 to 9);　　end component;　　component naozhongspeaker is --鬧鐘喇叭輸出&l

134、t;/p>　　port(clk_100:in std_logic;　　shishi1,shige1,fenshi1,fenge1,miaoshi1,miaoge1:in integer range 0 to 9;　　shishi2,shige2,fenshi2,fenge2,miaoshi2,miaoge2:in intege

135、r range 0 to 9;　　speaker:out std_logic);　　end component;　　signal moshis:integer range 0 to 4; --信號(hào)聲明　　signal shishi1s,shige1s,fen

136、shi1s,fenge1s,miaoshi1s,miaoge1s:integer range 0 to 9;　　signal shishi2s,shige2s,fenshi2s,fenge2s,miaoshi2s,miaoge2s:integer range 0 to 9;　　signal shishi3s,shige3s,fenshi3s,fenge3

137、s,miaoshi3s,miaoge3s:integer range 0 to 9;　　signal fenshis,fenges,miaoshis,miaoges,xmiaoshis,xmiaoges: integer range 0 to 9;　　signal a0s,a1s,a3s,a4s,a6s,a7s: integer range 0 to 9

眾賞文庫(kù)> 全部分類> 畢業(yè)設(shè)計(jì)

溫馨提示

1. 本站所有資源如無(wú)特殊說(shuō)明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

eda課程設(shè)計(jì)-電子鐘

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

eda課程設(shè)計(jì)-電子鐘

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

免費(fèi)下載