專用集成電路設(shè)計(jì)方法研究與應(yīng)用——高速浮點(diǎn)乘法器設(shè)計(jì).pdf

1、本文主要研究基于F206DSP的40/32位浮點(diǎn)/整數(shù)乘法器設(shè)計(jì)。內(nèi)容包括乘法的補(bǔ)碼算法，乘法器的陣列選擇，進(jìn)位選擇加法電路的實(shí)現(xiàn)以及該乘法器的CMOS邏輯電路設(shè)計(jì)，并在實(shí)現(xiàn)其硬件邏輯的基礎(chǔ)上完成總體仿真。 文章首先討論了DSP的數(shù)據(jù)格式以及浮點(diǎn)數(shù)的基本操作，重點(diǎn)說明了浮點(diǎn)乘法器的流程。針對補(bǔ)碼形式的數(shù)據(jù)格式，在比較了幾種補(bǔ)碼算法的基礎(chǔ)上，選擇了改進(jìn)的Booth算法進(jìn)行深入討論并將其應(yīng)用于到乘法器的設(shè)計(jì)中去。 然后詳細(xì)分

2、析了乘法器的陣列選擇，討論了陣列乘法器的兩種典型陣列：重復(fù)陣列(IA)和Wallace樹型結(jié)構(gòu)，筆者就本文研究的32位浮點(diǎn)乘法采用了一種改進(jìn)的采用兩級(jí)流水線的4-2壓縮器和全加器混合使用的對稱Wallace樹型結(jié)構(gòu)完成13個(gè)部分積的相加，并重點(diǎn)給予闡述。接著討論了乘法器的功能模塊設(shè)計(jì)，其中包括：乘法器矩陣中的Booth編碼器，部分積產(chǎn)生電路，進(jìn)位選擇電路的邏輯設(shè)計(jì)原理。在比較了幾種常用的進(jìn)位傳遞加法器原理與結(jié)構(gòu)的基礎(chǔ)上，使用靜態(tài)Manc